[發(fā)明專利]一種用于SAR型ADC的小面積DAC電容陣列

有效

• 申請(qǐng)?zhí)枺?/td>: 201410134661.3
• 申請(qǐng)日: 2014-04-02
• 公開(kāi)（公告）號(hào): CN104143982B
• 公開(kāi)（公告）日: 2017-11-10
• 發(fā)明（設(shè)計(jì)）人: 陳云龑
• 申請(qǐng)（專利權(quán)）人: 上海菱沃鉑智能技術(shù)有限公司
• 主分類號(hào): H03M1/38
• 分類號(hào): H03M1/38
• 代理公司: 上海科盛知識(shí)產(chǎn)權(quán)代理有限公司31225
• 代理人: 趙志遠(yuǎn)

技術(shù)領(lǐng)域

本發(fā)明涉及一種DAC電容陣列，尤其是涉及一種用于SAR型ADC的小面積DAC電容陣列。

背景技術(shù)

SAR(逐次逼近寄存器)型ADC(模擬數(shù)字轉(zhuǎn)換器)是采樣速率低于5Msps(每秒百萬(wàn)次采樣)的中等至高分辨率應(yīng)用的常見(jiàn)集成電路模數(shù)轉(zhuǎn)換器結(jié)構(gòu)。SAR型ADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點(diǎn)。這些特點(diǎn)使該類型ADC具有很寬的應(yīng)用范圍。SAR型ADC中與精度相關(guān)的重要組成部分——DAC有多種構(gòu)成結(jié)構(gòu)，常見(jiàn)的主要有純電阻型、電阻電容混合型、純電容(電荷重分配)型。其中純電容型DAC因?yàn)槠湓肼曅。谱骶雀撸粡V泛使用。

純電容型DAC一般為了確保電容精度，使用金屬-絕緣層-金屬型電容(MIMCAP)。因?yàn)槎M(jìn)制加權(quán)電容在8位以上分辨率時(shí)，面積需求顯著增大，現(xiàn)今主流的純電容型DAC的電容陣列主要分成2階(附圖1)或3階(附圖2)來(lái)制作，以減少面積消耗。由于寄生電容的影響，下一階對(duì)上一階的實(shí)際電荷分配貢獻(xiàn)要比原理圖中的小，于是需要在階與階之間的階間電容Cs上增加一個(gè)并聯(lián)電容Cx(附圖3)，用以平衡寄生電容Cp的影響。也有直接增加Cs電容容值的做法。因?yàn)榧纳娙莸年P(guān)系，理論上可行的C-2C梯形電容陣列(附圖4)DAC也因?yàn)闆](méi)有較好的寄生電容抵消策略而使用甚少。

由于寄生電容和電路電容并不成比例，所以需要增加的并聯(lián)電容Cx也和電容陣列里的電容尺寸不一，另外Cs的尺寸也不相同。為控制精度，通常還需要在Cs、Cx周圍增加電容DUMMY，這樣階與階間的這塊電路的版圖通常比較突兀，面積利用率低，實(shí)際制作精度也不好，限制了小面積DAC的分辨率提升，同時(shí)對(duì)工藝參數(shù)極度敏感。

發(fā)明內(nèi)容

本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供一種分辨率高、面積小、利用率高的用于SAR型ADC的小面積DAC電容陣列。

本發(fā)明的目的可以通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)：

一種用于SAR型ADC的小面積DAC電容陣列，其特征在于，該DAC電容陣列對(duì)應(yīng)C-2C梯形電容網(wǎng)絡(luò)電路，由多個(gè)重復(fù)單元水平緊湊排列形成；

每個(gè)重復(fù)單元包括位電容C_n、寄生電容C_p、階間電容C_s和階間并聯(lián)電容C_x；所述的寄生電容C_p與位電容C_n共陽(yáng)極，陰極接地；

所述的階間并聯(lián)電容C_x與階間電容C_s并聯(lián)后，一端與位電容C_n陽(yáng)極連接，另一端與相鄰側(cè)重復(fù)單元的位電容C_n陽(yáng)極連接；所述的位電容C_n之間和階間電容C_s之間均設(shè)有橫向寄生電容Cx₀；所述的位電容C_n之間和階間電容C_s之間均存在縱向寄生電容Cp₀。

相鄰重復(fù)單元的位電容并聯(lián)設(shè)置。

該DAC電容陣列為8階以上。

該DAC電容陣列采用C-2C梯形電容陣列排布，即位電容C_n=C，階間電容C_s=2C。

所述的寄生電容Cp=2Cp₀，階間并聯(lián)電容Cx=6Cx₀，

為了使C-2C電容容值匹配，需要滿足如下公式：

由此公式推導(dǎo)，可得：

所述的橫向寄生電容Cx₀決定各個(gè)電容之間的距離。

本發(fā)明小面積DAC電容陣列使用某集成電路工藝制作的金屬電容，采用四鋁以上工藝，其位電容所產(chǎn)生的下極板對(duì)地寄生電容即縱向寄生電容Cp₀可由測(cè)量抽取值計(jì)算得出，通過(guò)公式計(jì)算出橫向寄生電容，再通過(guò)寄生電容抽取，得到橫向寄生電容容值對(duì)應(yīng)的電容間距，最終得到本發(fā)明所闡述的DAC電容陣列。

與現(xiàn)有技術(shù)相比，本發(fā)明基于現(xiàn)今越來(lái)越純熟的半導(dǎo)體集成工藝制作技術(shù)，大膽地使用寄生效應(yīng)來(lái)解決寄生效應(yīng)本身的問(wèn)題，從而使版圖設(shè)計(jì)更緊湊，設(shè)計(jì)出的DAC面積更小(只需要3*DA位數(shù)個(gè)電容單元，且呈規(guī)則陣列狀)，成本更低。

附圖說(shuō)明

圖1為2階DAC電容陣列的結(jié)構(gòu)示意圖；

圖2為3階DAC電容陣列的結(jié)構(gòu)示意圖；

圖3為多階DAC電容陣列實(shí)際結(jié)構(gòu)示意圖；

圖4為C-2C梯形電容陣列的結(jié)構(gòu)示意圖；