[發明專利]用于TSV背面漏孔及介質層與TSV的自對準工藝

有效

• 申請號: 201410131113.5
• 申請日: 2014-04-02
• 公開（公告）號: CN103887231B
• 公開（公告）日: 2017-02-15
• 發明（設計）人: 薛愷;張文奇
• 申請（專利權）人: 華進半導體封裝先導技術研發中心有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 無錫市大為專利商標事務所(普通合伙)32104
• 代理人: 曹祖良

技術領域

本發明涉及微電子封裝工藝，尤其是一種用于TSV背面漏孔及介質層與TSV的自對準工藝。

背景技術

在微電子封裝中，需要簡單、可靠的ＴＳＶ背面連接工藝方法。而現有的TSV背面的連接技術通常采用下述方法：

1.對完成TSV盲孔結構的襯底背面進行研磨減薄。

2.在襯底背面進行CMP（化學機械拋光）工藝直至TSV漏孔，但此時襯底的Si和TSV的Cu（銅）同時露出，可能導致金屬對硅襯底的沾污。

3.在襯底背面制作介質層。

4.利用雙面對準工藝使背面介質層圖形化，即先利用襯底正面的對準標記進行對準，對襯底背面的介質層進行光刻，形成介質層圖形（光刻精度會影響背面介質層圖形的位置精度）；然后利用背面介質層圖形做為背面RDL的對準標記完成RDL工藝。

該方法中使用的雙面對準工藝對準精度較差，且要求晶圓背面有比較好的平整度，僅適用于利用CMP進行TSV漏孔的工藝，可能導致金屬對硅襯底的沾污。

發明內容

本發明的目的是克服現有技術中存在的不足，提供一種用于TSV背面漏孔及介質層與TSV的自對準工藝，可實現RDL及凸點的光刻單面對準工藝；一方面可以避免金屬對硅襯底的沾污，另外一方面背面RDL采用單面對準工藝，可以保證制作微凸點或RDL時的光刻精度。本發明采用的技術方案是：

步驟一，提供已經完成TSV盲孔結構制造的襯底；

步驟二，對含有TSV盲孔結構的襯底進行背面減?。?/p>

步驟三，利用高選擇比刻蝕工藝刻蝕襯底背面，使得TSV背面端頭突出于襯底背部表面；

步驟四，在襯底背面涂覆一層背面介質層，覆蓋襯底背面和突出襯底背部表面的TSV背面端頭；

步驟五，利用CMP工藝對背面介質層進行平坦化處理并使TSV露出；

步驟六，利用刻蝕工藝處理露出的TSV，形成TSV和背面介質層的臺階；

步驟七，在襯底背面淀積粘附層和種子層；

步驟八，利用TSV和介質層的臺階進行微凸點或RDL光刻對準，完成制作微凸點或RDL工藝。

進一步地，步驟一中，TSV盲孔周圍設有TSV絕緣層。

進一步地，步驟三中，刻蝕的方法采用濕法刻蝕工藝。

進一步地，背面介質層的材料包括聚合物材料、二氧化硅、氮化硅中的一種或多種。

進一步地，步驟七中，利用PVD物理氣相沉積工藝淀積粘附層和種子層。

進一步地，粘附層的材料為鈦。種子層的材料為銅。

本發明的優點在于：背面介質層采用采用自對準工藝，沒有光刻精度不足導致的誤差；可以實現無金屬沾污的TSV背面漏孔工藝；可減少一步光刻工藝，工藝成本較低；背面RDL采用單面對準工藝，可以保證制作微凸點或RDL時光刻精度。

附圖說明

圖1為本發明的襯底示意圖。

圖2為本發明的襯底減薄示意圖。

圖3為本發明的刻蝕晶圓背面的硅露出TSV背面端頭示意圖。

圖4為本發明的制作背面介質層示意圖。

圖5為本發明的背面平坦化處理示意圖。

圖6為本發明的形成臺階示意圖。

圖7為本發明的淀積粘附層和種子層示意圖。

圖8為本發明的背面進行對準并完成微凸點或RDL工藝示意圖。

圖9為本發明的流程圖。

具體實施方式

下面結合具體附圖和實施例對本發明作進一步說明。

本發明所提出的用于TSV背面漏孔及介質層與TSV的自對準工藝，包括下述步驟：

步驟一，提供已經完成TSV盲孔結構制造的襯底1，如圖1所示，襯底1中TSV盲孔周圍設有TSV絕緣層2，TSV盲孔中填充有TSV填充導體3；TSV填充導體3的材料通常是銅。

步驟二，如圖2所示，對含有TSV盲孔結構的襯底1進行背面減??；

步驟三，如圖3所示，利用高選擇比刻蝕工藝刻蝕襯底1背面，使得TSV背面端頭突出于襯底1背部表面；

具體可采用刻蝕的方法進行襯底1背面硅刻蝕，比如濕法刻蝕工藝；由于TSV被TSV絕緣層2所保護，因此刻蝕過程中TSV結構不會受到損壞，也不會出現金屬沾污硅襯底的情況。

步驟四，如圖4所示，在襯底1背面涂覆一層背面介質層4，覆蓋襯底1背面和突出襯底1背部表面的TSV背面端頭；背面介質層4的材料包括以下材料中的一種或多種：聚合物材料、二氧化硅、氮化硅；