[發(fā)明專利]一種半導(dǎo)體器件的制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410116267.7
• 申請(qǐng)日: 2014-03-26
• 公開(kāi)（公告）號(hào): CN104952797B
• 公開(kāi)（公告）日: 2019-01-18
• 發(fā)明（設(shè)計(jì)）人: 韋慶松;于書坤
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238;H01L21/28
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 董巍;高偉

本發(fā)明涉及一種半導(dǎo)體器件的制備方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有虛擬柵極，所述虛擬柵極側(cè)壁上形成有間隙壁，所述虛擬柵極上方形成有硬掩膜層；執(zhí)行自對(duì)準(zhǔn)硅化物工藝，以在所述半導(dǎo)體襯底上形成自對(duì)準(zhǔn)硅化物；執(zhí)行SPT預(yù)處理步驟，以去除在所述自對(duì)準(zhǔn)硅化物工藝后在所述間隙壁以及所述硬掩膜層上形成的氧化物層；或控制所述自對(duì)準(zhǔn)硅化物工藝到SPT工藝步驟的等待時(shí)間，以減少所述氧化物層的形成量；執(zhí)行SPT工藝步驟。本發(fā)明的優(yōu)點(diǎn)在于：所述硬掩膜層以及所述間隙壁的氧化物層能夠完全去除，能夠解決在HPO濕法SPT中所述硬掩膜層以及所述間隙壁殘留的問(wèn)題。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造工藝，尤其涉及一種半導(dǎo)體器件的制備方法。

背景技術(shù)

隨著半導(dǎo)體技術(shù)發(fā)展到納米技術(shù)節(jié)點(diǎn)，在CMOS工藝中開(kāi)始使用應(yīng)力技術(shù)來(lái)提高半導(dǎo)體器件的性能。影響場(chǎng)效應(yīng)晶體管性能的主要因素在于載流子的遷移率，其中載流子的遷移率會(huì)影響溝道中電流的大小。場(chǎng)效應(yīng)晶體管中載流子遷移率的下降不僅會(huì)降低晶體管的切換速度，而且還會(huì)使開(kāi)和關(guān)時(shí)的電阻差異縮小。因此，在互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（CMOS）的發(fā)展中，有效提高載流子遷移率一直都是晶體管結(jié)構(gòu)設(shè)計(jì)的重點(diǎn)之一。

常規(guī)上，CMOS器件制造技術(shù)中將P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（PMOS）和N型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（NMOS）分開(kāi)處理，例如，在PMOS器件的制造方法中采用壓應(yīng)力材料，而在NMOS器件中采用張應(yīng)力材料，以向溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，從而提高載流子的遷移率。

考慮到工藝的復(fù)雜性，通常會(huì)在半導(dǎo)體襯底的表面上以及柵極結(jié)構(gòu)周圍形成應(yīng)力引入襯墊（liner），以形成應(yīng)力。為了使應(yīng)力引入襯墊更靠近溝道區(qū)，以便對(duì)溝道區(qū)施加適當(dāng)?shù)膽?yīng)力，并且同時(shí)增大層間介電層（ILD）間隙填充窗口，通常會(huì)在形成源/漏區(qū)之后去除位于柵極結(jié)構(gòu)兩側(cè)的間隙壁結(jié)構(gòu)。這被稱為應(yīng)力接近技術(shù)（又稱SPT技術(shù)）。常規(guī)所采用的是全面SPT技術(shù)，即將間隙壁結(jié)構(gòu)完全去除，直至露出柵極結(jié)構(gòu)的側(cè)壁或者露出位于間隙壁結(jié)構(gòu)內(nèi)側(cè)的偏移間隙壁結(jié)構(gòu)。

現(xiàn)有技術(shù)中所述SPT的工藝如圖1a-1c所示包括：提供半導(dǎo)體襯底101，所述半導(dǎo)體襯底101中形成有NMOS區(qū)域以及PMOS區(qū)域，所述半導(dǎo)體襯底101中還形成有淺溝槽隔離結(jié)構(gòu)以及柵極結(jié)構(gòu)，然后在所述柵極結(jié)構(gòu)上形成偏移側(cè)壁，然后執(zhí)行LDD摻雜，以形成淺摻雜區(qū)域，然后在所述PMOS區(qū)域形成溝槽并在所述溝槽中生長(zhǎng)SiGe以形成壓應(yīng)力，然后在所述偏移側(cè)壁上形成間隙壁104，然后在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底中執(zhí)行源漏注入，以形成源漏區(qū)，然在所述半導(dǎo)體襯底上形成自對(duì)準(zhǔn)硅化物，在形成所述自對(duì)準(zhǔn)硅化物的步驟中包括在所述半導(dǎo)體襯底上形成金屬層，然后執(zhí)行高溫退火以形成所述自對(duì)準(zhǔn)硅化物，例如形成NiSi，在執(zhí)行所述自對(duì)準(zhǔn)硅化物工藝之后，執(zhí)行SPT工藝，去除在上述工藝中形成掩膜層以及間隙壁等。在高K金屬柵極工藝中，在虛擬柵極時(shí)上形成硬掩膜103，以防止在所述虛擬柵極上形成NiSi，但是由于所述硬掩膜103和所述多晶硅層在后續(xù)的平坦化中具有較小的蝕刻選擇比，在該步驟中最好去除所述硬掩膜103以增加最終金屬柵極的高度。

HPO濕法工藝是SPT中更為常用的方法，相對(duì)于干法SPT來(lái)說(shuō)能夠?qū)iSi造成更小的損失，但是選用HPO濕法工藝也存在一些問(wèn)題，例如在形成NiSi進(jìn)行退火的步驟中，所述硬掩膜103以及所述間隙壁上的氮化硅會(huì)被氧化形成氧化物層102。而一旦從NiSi形成到SPT工藝之間等待的時(shí)間過(guò)長(zhǎng)，氧化層102的厚度會(huì)逐漸的變厚，在所述濕法SPT工藝中，所述硬掩膜SiN層以及所述間隙壁上上的氧化物層102會(huì)阻擋所述SiN的去除，最終所述硬掩膜103以及所述間隙壁殘留，進(jìn)而影響層間介電層的平坦化、所述金屬柵極的高度變矮，甚至硬掩膜103殘留會(huì)阻礙所述虛擬柵極的去除。所述間隙壁的殘留會(huì)影響層間介電層以及氧化物空隙的填充，在填充過(guò)程中不可避免的形成空隙，最終得到的器件的失敗，器件良率降低。