[發明專利]選擇性外延生長工藝的前處理方法及半導體器件制造方法

在審

• 申請號: 201410111349.2
• 申請日: 2014-03-24
• 公開（公告）號: CN103943494A
• 公開（公告）日: 2014-07-23
• 發明（設計）人: 高劍琴;周海鋒;譚俊
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/3213
• 分類號: H01L21/3213
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 王宏婧

技術領域

本發明涉及半導體制備技術領域，特別涉及一種選擇性外延生長工藝的前處理方法及半導體器件制造方法。

背景技術

微電子技術的發展一直沿著兩個方向在進行，一是不斷擴大晶圓尺寸，以提高芯片產量和降低芯片成本；二是不斷縮小芯片特征尺寸，以滿足芯片微型化、高密度化、高速化、高可靠化和系統集成化的要求。隨著特征尺寸越來越小，電路的速度越來越快，器件內部PN結之間以及器件與器件之間通過半導體襯底的相互作用（如形成寄生MOS管等）越來越嚴重。因此，隨著MOSFET器件的特征尺寸縮小到納米尺度后，等比例縮小技術面臨著越來越嚴峻的挑戰：漏電、閾值電壓增大、功耗密度增大、遷移率退化等現象嚴重。以往通過減小溝道長度、減小柵介質層厚度等方法來解決上述問題，但隨著柵介質層厚度逐漸減小到其物理極限后，提高電子遷移率則逐漸成為了主流趨勢。這是因為MOS器件的開關速度與載流子遷移速率有關，通過提高溝道內載流子的遷移率，可彌補溝道高摻雜引起的庫侖相互作用，改善柵介質層變薄導致的有效電場強度提高和界面散射增強等問題帶來的遷移率退化。其中，得到廣泛應用的是應變硅（strained?silicon）技術。所謂應變硅簡單來說就是指一層僅有幾納米厚度的超薄應變層，利用應變硅代替原來的高純硅制造晶體管內部的通道，如此一來，可以讓晶體管內的原子距離拉長，從而實現單位長度上原子數目減少的目的。當電子通過這些區域時所遇到的阻力就會減少，從而提高了晶體管性能。

在應變硅技術中，對于PMOS晶體管，填充的源區和漏區可以是硅鍺(SiGe)，其晶格常數（lattice?constant）大于半導體襯底單晶硅的晶格常數，產生壓應力，能夠提高載流子遷移率；對于NMOS晶體管，填充的源區和漏區可以是碳化硅SiC，其晶格常數小于半導體襯底單晶硅的晶格常數，產生張應力，能夠提高載流子遷移率。

圖1是現有技術中利用應變硅技術形成的MOS晶體管的剖面結構示意圖。MOS晶體管制作步驟包括：首先，提供一半導體襯底100，所述半導體襯底100中形成淺溝槽隔離110；然后，在上述半導體襯底上形成柵極結構120；接著，對所述柵極結構120兩側的半導體襯底進行刻蝕形成開口；之后，用氫氟酸溶液去除半導體襯底表面的自然氧化層；再之后，進入外延沉積設備中，通過選擇性外延生長方法在所述開口中填充材料形成源區130和漏區140。所述半導體襯底100的材料一般為單晶硅。所述柵極結構120包括位于所述半導體襯底100上的柵介質層121，位于所述柵介質層121之上的柵電極122，以及包圍所述柵介質層121和柵電極122側壁的側墻123。

在實際生產中發現，由于在選擇性外延生長薄膜之前必須進行半導體襯底自然氧化層的去除，使用的氫氟酸溶液腐蝕性比較強，容易使半導體襯底表面被腐蝕，導致半導體襯底表面不夠均勻、平整，使得在選擇性外延生長薄膜時出現缺陷150（如圖1所示），如凸起、凹坑、位錯等。這種擇性外外延生長薄膜的缺陷的存在導致晶體管結構漏電、閾值電壓增大、功耗密度增大、遷移率退化等問題。

因此，需要找尋一種選擇性外延生長工藝的前處理方法，使得半導體襯底在被處理完之后表面更加平整并對外延生長薄膜具有高的選擇性，從而得到缺陷較少或無缺陷高選擇性的外延生長薄膜。

發明內容

本發明的目的在于提供一種選擇性外延生長工藝的前處理方法及半導體器件制造方法，提高半導體襯底表面的平整性、選擇性，從而得到缺陷較少或無缺陷且選擇性較高的外延生長薄膜。

為解決上述技術問題，本發明提供一種選擇性外延生長工藝的前處理方法，該方法引入含鹵素的氣體對半導體襯底表面進行處理。

可選的，在所述的選擇性外延生長工藝的前處理方法中，所述半導體襯底為硅襯底。

可選的，所述采用含鹵素的氣體對半導體襯底表面進行處理過程中，去除半導體襯底表面的表層。

可選的，在所述的選擇性外延生長工藝的前處理方法中，所述含鹵素的氣體是指氯化氫氣體、氯氣、氟化氫氣體中之一與氫氣的混合氣體。

可選的，在所述的選擇性外延生長工藝的前處理方法中，所述含鹵素的氣體是指氯化氫氣體、氯氣或氟化氫氣體。

可選的，在所述的選擇性外延生長工藝的前處理方法中，還包括：在750～830度溫度下，采用氫氣烘烤所述半導體襯底。

根據本發明的另一方面，還提供了一種半導體器件制造方法，包括：

提供一半導體襯底；

在所述半導體襯底中形成淺溝槽隔離；

在所述半導體襯底上形成柵極結構；