[發明專利]高速串行I/O鏈路應用中用于從低功率狀態快速而穩健恢復的自適應控制環保護

有效

• 申請號: 201410098134.1
• 申請日: 2014-03-17
• 公開（公告）號: CN104050060B
• 公開（公告）日: 2017-09-15
• 發明（設計）人: Y·何;N·R·納古拉帕里;S·薩卡;I·赫瑞拉梅佳;R·K·利亞那格
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F11/16
• 分類號: G06F11/16;G06F13/38
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 毛力

技術領域

本公開一般涉及電子學領域。更具體而言，本發明的一個實施例涉及高速串行鏈路I/O應用中用于從低功率狀態快速而穩健恢復的自適應控制環保護。

背景技術

外圍組件互連快速（PCIe）是一種計算機系統中常見的輸入/輸出（I/O或IO）接口。然而，隨著PCIe速度的增加，所帶來的一定的信號失真降低了信號通信可靠性。例如，具有高傳輸速率的PCIe鏈路一般可使用自我糾正的反饋控制環來控制模擬接收器電路。然而，噪聲數據輸入可能在進入或退出一功率狀態時發生，這會導致反饋控制環做出反應并且可能將其擾亂為對于電氣穩健鏈路而言并非最優的值。

附圖說明

參照附圖提供詳細描述。在附圖中，附圖標記最左邊的數字標識該附圖標記首次出現的附圖。在不同附圖中使用相同的附圖標記表示相似或相同的項目。

圖1示出可用于實現本文討論的一個或多個實施例的計算系統的一實施例的框圖，該計算系統包括PCIe設備和/或其他I/O設備。

圖2示出可用于實現本文討論的一個或多個實施例的計算系統的一實施例的框圖。

圖3A示出根據一實施例的方法的流程圖。

圖3B示出根據一實施例的用于低功率狀態退出有限狀態機控制CDR環濾波器的框圖。

圖4示出可用于實現本文討論的一個或多個實施例的計算系統的一實施例的框圖。

圖5示出可用于實現本文討論的一個或多個實施例的計算系統的一實施例的框圖。

具體實施方式

在以下描述中，闡述眾多具體細節以提供對各實施例的透徹理解。然而，在沒有這些具體細節的情況下也可實踐某些實施例。在其它實例中，并未對公知方法、程序、組件以及電路進行詳細描述以免模糊具體實施例。本發明的實施例的各方面利用諸如集成半導體電路（“硬件”）、組織成一個或多個程序（“軟件”）的計算機可讀指令或硬件和軟件的某種組合之類的多種方式來執行。出于本公開的目的，對“邏輯”的引用應該表示硬件、軟件或其某種組合的意思。

PCIe Gen3（第3代）（其中PCIe是指PCI express（快速），其可以根據PCIe基礎規范第3次修訂（例如，版本1.0，2010年11月10日））和其他具有高傳輸速率的串行I/O使用自我糾正的反饋控制環來控制模擬接收器電路。在開始的完整鏈路訓練期間，這些環通過捕獲（acquisition）來設置為最優的開始值，以便鏈路以穩健方式發揮電氣功能。一旦鏈路完成訓練并且完全可用，控制環持續糾正模擬電路以在比特差錯率要求內對進入數據采樣。然而，例如，噪聲數據輸入可能潛在地在進入或退出一功率狀態時發生，并會導致反饋控制環做出反應并且可能將其擾亂為對于電氣穩健鏈路而言并非最優的值。對這些種類的接收機而言，具有防止環路暴露到任何種類的噪聲數據（比如在進入和退出鏈路功率管理狀態期間可能發生的噪聲數據）的精確方案是極為重要的。

在傳統的第一代和第二代PCIe設計中，復雜的模擬靜噪電路（squelch circuit）一般提供一種檢測對較低功率管理狀態的進入（雜音（squelch））以保護回路免于噪雜的雜音數據的可靠方式。在高速的第三代PCIe設計中（或者甚至在某些第二代PCIe設計中），由于復雜的碼元間干擾（ISI）和小的信號幅度，在8GT/s及以上進入功率狀態的可靠模擬指示是不可行的。在這些高速設計中，模擬指示被數字式的EIOS（電子空閑有序集）比特模式的解碼和檢測所取代，所述比特模式指示進入較低功率狀態的意圖。接收器PHY層中的控制器處理器此EIOS模式并且將指示發送到模擬前端（即AFE，其包括一模擬電路，該模擬電路接收進入的模擬信號并解析該模擬信號以接收二進制格式的數據，并且將二進制傳送數據轉換為模擬信號以通過PCIe鏈路發送到鏈路伙伴設備）。