[發(fā)明專利]指令仿真處理器、方法和系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201410098131.8
• 申請日: 2014-03-17
• 公開（公告）號: CN104049948A
• 公開（公告）日: 2014-09-17
• 發(fā)明（設(shè)計）人: W·C·拉什;M·G·迪克森;Y·A·圣地亞哥
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/455
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 張欣

本申請涉及指令仿真處理器、方法和系統(tǒng)。根據(jù)本發(fā)明一方面的處理器包括用于接收第一指令和用于確定第一指令將被仿真的解碼邏輯。該處理器還包括與解碼邏輯耦合的仿真模式知曉解碼后指令處理器邏輯。仿真模式知曉解碼后指令處理器邏輯用于處理從指令解碼出的一個或多個控制信號。該指令是用于仿真第一指令的一個或多個指令的集合中的一個。仿真模式知曉解碼后指令處理器邏輯用于在處于仿真模式時與不處于仿真模式時不同地處理所述一個或多個控制信號。還公開了其它裝置以及方法和系統(tǒng)。

技術(shù)領(lǐng)域

本文中所描述的實施例一般涉及處理器。具體地，本文所述的各實施例一般涉及處理器中的指令仿真。

背景技術(shù)

處理器通常具有指令集架構(gòu)（ISA）。ISA一般表示處理器的架構(gòu)中涉及編程的那部分。ISA通常包括處理器的原生指令、架構(gòu)寄存器、數(shù)據(jù)類型、尋址模式等。ISA的一部分是指令集。該指令集一般包括提供給處理器以供執(zhí)行的宏指令或ISA級指令。包括執(zhí)行邏輯和其他流水線邏輯以處理該指令集中的指令。通常，這樣的執(zhí)行邏輯和其他流水線邏輯的數(shù)量可能相當(dāng)大。通常，指令集中的指令越多，并且該指令集中的指令越復(fù)雜和/或越專門化，這樣的邏輯的數(shù)量越大。這樣的硬件趨于增加處理器的制造成本、大小和/或功耗。

附圖說明

通過參考用來說明本發(fā)明的實施例的以下描述和附圖，可最好地理解本發(fā)明。在附圖中：

圖1是計算機(jī)系統(tǒng)的實施例的框圖；

圖2是在處理器中仿真指令的方法的實施例的流程框圖。

圖3是示出用一個或多個指令的集合來仿真指令的邏輯的實施例的框圖。

圖4是示出用于允許處理器在處于仿真模式時以與不處于仿真模式時不同的方式處理異常情況的邏輯的實施例的框圖。

圖5是示出用于允許處理器在處于仿真模式時與不處于仿真模式時不同地訪問資源和/或信息的邏輯的實施例的框圖。

圖6是由處理器和/或在處理器中執(zhí)行的方法的實施例的流程框圖。

圖7是示出允許給定操作碼具有不同含義的邏輯的實施例的框圖。

圖8是可由操作系統(tǒng)模塊執(zhí)行的方法的實施例的流程框圖。

圖9是程序加載器模塊的實施例的框圖，該程序加載器模塊包括用于選擇軟件庫中具有對于將使用它們的軟件而言合適的給定操作碼含義的一個或多個功能、子例程、或其他部分的集合的選擇模塊。

圖10A是示出了根據(jù)本發(fā)明的各實施例的示例性有序流水線和示例性寄存器重命名、無序發(fā)布/執(zhí)行流水線的框圖。

圖10B是示出了根據(jù)本發(fā)明的各實施例的要包括在處理器中的有序架構(gòu)核和示例性寄存器重命名，無序發(fā)布/執(zhí)行架構(gòu)核的示例性實施例的框圖。

圖11A是根據(jù)本發(fā)明的實施例的單處理器核以及其到管芯上（on-die）互聯(lián)網(wǎng)絡(luò)的連接以及二級（L2）高速緩存的其本地子集的框圖。

圖11B是根據(jù)本發(fā)明的各實施例的圖11A中的處理器核的一部分的展開圖。

圖12是根據(jù)本發(fā)明的實施例的可具有一個以上核、可具有集成存儲器控制器、并且可具有集成圖形器件的處理器的框圖。

圖13示出根據(jù)本發(fā)明的實施例的系統(tǒng)的框圖。

圖14示出根據(jù)本發(fā)明的實施例的第一更具體的示例性系統(tǒng)的框圖。

圖15示出根據(jù)本發(fā)明的實施例的第二更具體的示例性系統(tǒng)的框圖。

圖16示出根據(jù)本發(fā)明的實施例的片上系統(tǒng)（SoC）的框圖。

圖17是根據(jù)本發(fā)明的各實施例的對比使用軟件指令轉(zhuǎn)換器來將源指令集中的二進(jìn)制指令轉(zhuǎn)換為目標(biāo)指令集中的二進(jìn)制指令的框圖。