[發(fā)明專利]同步化從核心至物理接口的數(shù)據(jù)傳輸

有效

• 申請?zhí)枺?/td>: 201410095385.4
• 申請日: 2014-03-14
• 公開（公告）號(hào): CN104050135B
• 公開（公告）日: 2017-06-09
• 發(fā)明（設(shè)計(jì)）人: B·霍爾弗德;M·D·麥克謝伊
• 申請（專利權(quán)）人: 美國亞德諾半導(dǎo)體公司
• 主分類號(hào): G06F13/42
• 分類號(hào): G06F13/42
• 代理公司: 中國國際貿(mào)易促進(jìn)委員會(huì)專利商標(biāo)事務(wù)所11038
• 代理人: 劉倜

優(yōu)先權(quán)數(shù)據(jù)

本申請是2013年3月15日提交的美國臨時(shí)專利申請序列號(hào)61/799,202的非臨時(shí)申請，其以全文引用方式并入本文。

技術(shù)領(lǐng)域

本公開總體上涉及將數(shù)字電路與物理接口對接，并且更具體地說，涉及同步化從數(shù)字核心到多個(gè)信道物理接口的數(shù)據(jù)傳輸。

背景技術(shù)

現(xiàn)今，隨著數(shù)字電路應(yīng)用范圍的增加，這些數(shù)字電路應(yīng)用正變得越來越復(fù)雜。作為這種數(shù)字電路應(yīng)用的一個(gè)實(shí)例，模數(shù)轉(zhuǎn)換器(ADC)利用采樣電路來在各時(shí)間點(diǎn)對模擬輸入信號(hào)進(jìn)行采樣，然后將樣本轉(zhuǎn)換成數(shù)字值以便產(chǎn)生數(shù)字信號(hào)。ADC的使用對于某些類型的應(yīng)用來說是常見的，這些可涉及接收由模擬信號(hào)表示的輸入信號(hào)或輸入數(shù)據(jù)，然后將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)以便進(jìn)一步以數(shù)字形式來處理。還存在數(shù)字?jǐn)?shù)據(jù)傳輸?shù)脑S多其它應(yīng)用。

許多類型的現(xiàn)代數(shù)據(jù)處理應(yīng)用對高速數(shù)字傳輸存在著需求，這些應(yīng)用包括無線基礎(chǔ)設(shè)施(例如GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、WiFi、TD-SCDMA等)、收發(fā)器體系結(jié)構(gòu)、軟件無線電(software-defined radio)、便攜式儀器、醫(yī)學(xué)超聲設(shè)備和軍事/航空航天應(yīng)用。舉例來說，用于處理音頻、視頻或其它類型的模擬信號(hào)(例如，來自各種類型的傳感器的模擬信號(hào))的技術(shù)的復(fù)雜性的持續(xù)增加導(dǎo)致隨之而言對于增加ADC的技術(shù)能力的需求。另外，應(yīng)當(dāng)保證與ADC交互作用的模擬接口和數(shù)字接口電路的技術(shù)能力和性能的類似增加。許多應(yīng)用都要求高速數(shù)據(jù)轉(zhuǎn)換器與其它裝置(例如，現(xiàn)場可編程門陣列(FPGA)、數(shù)字信號(hào)處理器(DSP)等)之間的越來越高數(shù)量的數(shù)據(jù)輸入端和輸出端。

隨著在裝置之間對接的數(shù)據(jù)輸入端和輸出端數(shù)量的增加，高速數(shù)據(jù)轉(zhuǎn)換器與其它裝置之間的傳輸數(shù)據(jù)同步化變得越來越困難。舉例來說，在數(shù)據(jù)從ADC傳輸至另一個(gè)裝置時(shí)，可能必需實(shí)施任何數(shù)量的高速串行信道，每個(gè)信道處于單獨(dú)的物理接口上，其中這些物理接口是分開的。在ADC的核心處產(chǎn)生的數(shù)據(jù)應(yīng)被路由傳遞至單獨(dú)的物理接口。這種路由傳遞可造成信號(hào)延時(shí)的問題。因此，某些鏈路可具有用于潛在聚集數(shù)據(jù)鏈路(例如，100GB/s)的多個(gè)并行的高速串行信道，其中在鏈路上需要最小延時(shí)。每個(gè)高速串行信道可為物理接口(PHY)并且每個(gè)物理接口信道可在相應(yīng)裸片上物理地分開幾毫米。在核心中產(chǎn)生的數(shù)據(jù)可被路由傳遞至八個(gè)位置(例如，分開多達(dá)5mm)。

另外，數(shù)據(jù)到達(dá)不同接口處的定時(shí)是不同的。每個(gè)物理接口處的時(shí)鐘信號(hào)可相對于彼此有所偏差，從而造成每個(gè)物理接口上的輸出數(shù)據(jù)的定時(shí)不同的問題。每次核心至物理接口數(shù)據(jù)切換可具有不同的定時(shí)，并且進(jìn)一步來說，如果使用全局路由物理接口時(shí)鐘，那么可帶來亞穩(wěn)態(tài)問題。亞穩(wěn)態(tài)總體上描述出某些物理系統(tǒng)的行為，這些系統(tǒng)可在與系統(tǒng)的最穩(wěn)定狀態(tài)相比不太穩(wěn)定的長壽命狀態(tài)下存在。

同步化問題的一個(gè)解決方案是使用先進(jìn)先出結(jié)構(gòu)以便確保接口上的數(shù)據(jù)切換。然而，先進(jìn)先出結(jié)構(gòu)產(chǎn)生附加的延時(shí)消耗。另一個(gè)解決方案涉及將數(shù)據(jù)從核心直接輸送至物理接口邊界，并且由此系統(tǒng)在核心至物理接口邊界處接受潛在亞穩(wěn)態(tài)。因此，這些解決方案中的每一種都具有缺點(diǎn)和權(quán)衡。因此，在ADC(以及數(shù)字?jǐn)?shù)據(jù)傳輸?shù)娜魏纹渌m當(dāng)應(yīng)用)中，需要一種在數(shù)字核心與物理接口之間進(jìn)行對接的解決方案，其可減少裝置之間數(shù)據(jù)傳輸?shù)难訒r(shí)和亞穩(wěn)態(tài)問題。

概述

本公開總體上涉及用于同步化從數(shù)字核心至物理接口(PHY)的數(shù)據(jù)傳輸?shù)脑O(shè)備和方法。所述方法和設(shè)備可在將模數(shù)轉(zhuǎn)換器(ADC)核心對接至物理接口的電路中體現(xiàn)。在一個(gè)實(shí)施方案中，核心具有其自己的ADC核心時(shí)鐘并且物理接口具有其自己的鎖相環(huán)路(PLL)。在一個(gè)示例性實(shí)行方案中，PHY段含有波特率PLL，如下討論。一般地說，在ADC核心時(shí)鐘與物理接口的時(shí)鐘之間沒有內(nèi)在的相位關(guān)系。

核心復(fù)位信號(hào)可相對于核心時(shí)鐘來同步化，然后在物理接口處由PLL時(shí)鐘產(chǎn)生的時(shí)鐘來過采樣。這可用于產(chǎn)生物理接口采樣復(fù)位信號(hào)。采樣復(fù)位信號(hào)可用于使物理接口時(shí)鐘(以波特率/M)與核心時(shí)鐘(以波特率/M，在已知容限內(nèi))同步。然后，物理接口時(shí)鐘可用于將來自由核心時(shí)鐘定時(shí)的核心輸出端的數(shù)據(jù)定時(shí)輸入至物理接口中。