[發明專利]一種高噪聲容限高速亞閾值存儲單元

有效

• 申請號: 201410095162.8
• 申請日: 2014-03-14
• 公開（公告）號: CN104916310B
• 公開（公告）日: 2019-05-21
• 發明（設計）人: 黑勇;蔡江錚;陳黎明
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G11C11/56
• 分類號: G11C11/56
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

1.一種高噪聲容限高速亞閾值存儲單元，包括：第一反相器、第二反相器、第一反饋管、第二反饋管、第一讀寫控制部分以及第二讀寫控制部分；

所述第一反相器中包括第一堆疊管，所述第二反相器中包括第二堆疊管，所述堆疊管的漏端和源端分別作為反相器的輸出端和虛擬輸出端；

所述第一反相器輸出端分別連接第二反相器的輸入端、第一讀寫控制部分的輸出端以及第一反饋管的輸入端；所述第二反相器的輸出端分別連接第一反相器的輸入端、第二讀寫控制部分的輸出端以及第一反饋管的輸入端；

所述第一反相器的虛擬輸出端分別連接第一讀寫控制部分以及第一反饋管的輸出端；所述第二反相器的虛擬輸出端分別連接第二讀寫控制部分以及第二反饋管的輸出端；

所述第一、第二讀寫控制部分連接外電路控制信號，所述第一讀寫控制部分包括第一寫控制管和第一讀寫控制管，所述第二讀寫控制部分包括第二寫控制管和第二讀寫控制管；

其中，所述第一反相器包括第一PMOS管(P1)以及第一、第二NMOS管(N1、N2)，其中第一堆疊管為第一NMOS管(N1)；第一PMOS管(P1)的源端連接電源電壓，第二NMOS管(N2)的源端接地；第一PMOS管(P1)的漏端和第一NMOS管(N1)的漏端相連作為第一反相器的輸出，第一NMOS管(N1)的源端和第二NMOS管(N2)的漏端連接作為第一反相器的虛擬輸出，同時第一PMOS管(P1)以及第一、第二NMOS管(N1、N2)的柵端連接第二反相器的輸出；

所述第二反相器包括第二PMOS管P2以及第三、第四NMOS管(N3、N4)，其中第二堆疊管為第三NMOS管(N3)；第二PMOS管P2的源端連接電源電壓，第四NMOS管(N4)的源端接地；第二PMOS管P2的漏端和第三NMOS管(N3)的漏端相連作為第二反相器的輸出，第三NMOS管(N3)的源端和第四NMOS管(N4)的漏端連接作為第二反相器的虛擬輸出，同時第二PMOS管P2以及第三、第四NMOS管(N3、N4)的柵端連接第一反相器的輸出。

2.根據權利要求1所述的高噪聲容限高速亞閾值存儲單元，其特征在于，所述第一反饋管(N5)的漏端接電源電壓，柵端接第一反相器的輸出，源端接第一反相器的虛擬輸出。

3.根據權利要求1所述的高噪聲容限高速亞閾值存儲單元，其特征在于，所述第二反饋管(N8)的漏端接電源電壓，柵端接第二個反相器的輸出，源端接第二反相器的虛擬輸出。

4.根據權利要求1所述的高噪聲容限高速亞閾值存儲單元，其特征在于，所述第一讀寫控制部分包括第六、第七NMOS管(N6、N7)，其中第一寫控制管為第六NMOS管(N6)，第一讀寫控制管為第七NMOS管(N7)；其中第六NMOS管(N6)的漏端與第七NMOS管(N7)的源端相連，連接到第一反相器的虛擬輸出，第六NMOS管(N6)的源端接第一反相器的輸出，第七NMOS管(N7)的漏端連接位線BL，第六、第七NMOS管(N6、N7)的柵端連接控制信號WL和WWL。

5.根據權利要求1所述的高噪聲容限高速亞閾值存儲單元，其特征在于，所述第二讀寫控制部分包括第九、第十NMOS管(N9、N10)，其中第二寫控制管為第九NMOS管(N9)，第二讀寫控制管為第十NMOS管(N10)；其中第九NMOS管(N9)的漏端與第十NMOS管(N10)的源端相連，連接到第二反相器的虛擬輸出，第九NMOS管(N9)的源端接第二反相器的輸出，第十NMOS管(N10)的漏端連接位線BL，第九、第十NMOS管(N9、N10)的柵端連接控制信號WL和WWL。

6.根據權利要求1所述的高噪聲容限高速亞閾值存儲單元，其特征在于，可以通過控制信號實現保持電路、讀電路以及寫電路三種功能。

7.根據權利要求1或6所述的高噪聲容限高速亞閾值存儲單元，其特征在于，當控制信號WL和WWL均為低電平時，所述存儲單元為保持電路。

8.根據權利要求7所述的高噪聲容限高速亞閾值存儲單元，其特征在于，所述保持電路包括第一反相器、第二反相器、第一反饋管以及第二反饋管。