[發(fā)明專利]過電壓保護電路

有效

• 申請?zhí)枺?/td>: 201410094036.0
• 申請日: 2014-03-14
• 公開（公告）號: CN104052030B
• 公開（公告）日: 2017-08-15
• 發(fā)明（設計）人: D·M·德勒普斯
• 申請（專利權）人: 國際商業(yè)機器公司
• 主分類號: H02H7/20
• 分類號: H02H7/20;H02H9/04
• 代理公司: 中國國際貿易促進委員會專利商標事務所11038
• 代理人: 吳信剛

技術領域

本發(fā)明涉及集成電路，更具體地講，涉及過電壓保護電路。

背景技術

通用串行總線(USB)3.0接口需要針對USB2的后向兼容性。另一方面，USB2.0輸入/輸出是利用3.3V信號發(fā)送而設計的。另一方面，USB3.0是使用分開的針腳的低壓差分。由于互補金屬氧化物半導體(CMOS)技術朝著更小的裝置發(fā)展，3.3V器件的支持正變得更加難以實現(xiàn)并且對于32nm以下的所有技術增加處理步驟和成本。從片上系統(tǒng)的角度看，更多的集線器類型芯片功能正在移動到主線處理器或者更快的技術的節(jié)點集線器芯片上。因此，需要把USB2.0和USB3.0集成到裸芯片（die）上。

為了邏輯性能而調整先進技術，并且通常為其它應用提供第二厚氧化物器件。隨著基底技術更積極地發(fā)展，厚氧化物傾向于具有更低電壓支持。例如，許多32nm厚氧化物器件是標稱1.8V器件。然而，這種1.8V器件通常不適合與在USB2.0中使用的3.3V電路一起使用。

發(fā)明內容

在本發(fā)明的第一方面，有一種電路，該電路包括：多個第一晶體管，串聯(lián)連接在焊墊和地之間。該電路還包括：多個第二晶體管，串聯(lián)連接在所述焊墊和供給電壓之間。該電路還包括：控制電路，對于所述多個第一晶體管中的每一個以及所述多個第二晶體管中的每一個施加相應的偏置電壓。偏置電壓被配置為：當焊墊的焊墊電壓處于標稱電壓范圍內時，斷開所述多個第一晶體管并且斷開所述多個第二晶體管；當焊墊電壓增加到高于標稱電壓范圍時，順序地接通所述多個第一晶體管；并且當焊墊電壓減小到低于標稱電壓范圍時，順序地接通所述多個第二晶體管。

在本發(fā)明的另一方面，存在一種電路，該電路包括：下拉電路，包括串聯(lián)連接在通用串行總線(USB)電路的焊墊和地之間的第一PFET和第二PFET。該電路還包括：上拉電路，包括串聯(lián)連接在所述焊墊和供給電壓之間的第一NFET和第二NFET。該電路還包括：控制電路，該控制電路：在焊墊上的過電壓狀況期間順序地接通第一PFET和第二PFET；并且在焊墊上的欠壓狀況期間順序地接通第一NFET和第二NFET。焊墊電壓具有標稱最小值和標稱最大值，并且第一PFET、第二PFET、第一NFET和第二NFET中的每一個具有小于焊墊電壓標稱最大值的標稱電壓。

在本發(fā)明的另一方面，存在一種保護電路的方法，該方法包括：基于處于由標稱最小值和標稱最大值定義的范圍內的通用串行總線(USB)電路的差分信號線的焊墊電壓，斷開第一PFET、第二PFET、第一NFET和第二NFET，其中第一PFET、第二PFET、第一NFET和第二NFET中的每一個具有小于標稱最大值的標稱電壓。該方法還包括：通過基于焊墊電壓增加到高于標稱最大值而順序地接通第一PFET和第二PFET來對焊墊電壓進行箝位。該方法還包括：通過基于焊墊電壓減小到低于標稱最小值而順序地接通第一NFET和第二NFET來對焊墊電壓進行箝位。

在本發(fā)明的另一方面，提供一種有形地實現(xiàn)在機器可讀存儲介質中以用于設計、制造或測試集成電路的設計結構。該設計結構包括本發(fā)明的結構。在另外的實施例中，在機器可讀數(shù)據(jù)存儲介質上編碼的硬件描述語言(HDL)設計結構包括元件，所述元件當在計算機輔助設計系統(tǒng)中處理時產(chǎn)生用于在包括本發(fā)明的結構的時鐘分配網(wǎng)絡中重復利用能量的電路的機器可執(zhí)行表示。在另外的實施例中，提供一種用于產(chǎn)生保護電路的功能設計模型的計算機輔助設計系統(tǒng)中的方法。該方法包括產(chǎn)生保護電路的構成元件的功能表示。

附圖說明

通過本發(fā)明的示例性實施例的非限制性例子，參照標注的多個附圖在下面的詳細描述中描述本發(fā)明。

圖1顯示具有根據(jù)本發(fā)明的各方面的電路的USB收發(fā)器模塊；

圖2顯示施加于根據(jù)本發(fā)明的各方面的電路的過電壓和欠電壓測試波形；

圖3-5顯示根據(jù)本發(fā)明的各方面的電路的示圖；

圖6顯示根據(jù)本發(fā)明的各方面的電路的操作的仿真數(shù)據(jù)；以及

圖7是在半導體設計、制造和/或測試中使用的設計過程的流程圖。

具體實施方式