[發(fā)明專利]過電壓保護電路

有效

• 申請?zhí)枺?/td>: 201410094036.0
• 申請日: 2014-03-14
• 公開（公告）號: CN104052030B
• 公開（公告）日: 2017-08-15
• 發(fā)明（設(shè)計）人: D·M·德勒普斯
• 申請（專利權(quán)）人: 國際商業(yè)機器公司
• 主分類號: H02H7/20
• 分類號: H02H7/20;H02H9/04
• 代理公司: 中國國際貿(mào)易促進委員會專利商標事務(wù)所11038
• 代理人: 吳信剛

1.一種過電壓保護電路，包括：

多個第一晶體管，串聯(lián)連接在焊墊和地之間；

多個第二晶體管，串聯(lián)連接在焊墊和供給電壓之間；

第一電阻元件，串聯(lián)連接在第一晶體管之一的漏極和地之間；

第二電阻元件，串聯(lián)連接在第二晶體管之一的漏極和所述供給電壓之間；以及

控制電路，對于所述多個第一晶體管中的每一個以及所述多個第二晶體管中的每一個施加相應(yīng)的偏置電壓，

其中所述偏置電壓被配置為：當焊墊的焊墊電壓處于標稱電壓范圍內(nèi)時，斷開所述多個第一晶體管并且斷開所述多個第二晶體管；當焊墊電壓增加到高于標稱電壓范圍時，順序地接通所述多個第一晶體管；并且當焊墊電壓減小到低于標稱電壓范圍時，順序地接通所述多個第二晶體管。

2.如權(quán)利要求1所述的電路，其中所述焊墊連接到收發(fā)器電路的差分信號線。

3.如權(quán)利要求2所述的電路，其中：

所述收發(fā)器電路是通用串行總線(USB)2.0電路；以及

標稱電壓范圍是0V至3.3V。

4.如權(quán)利要求3所述的電路，其中所述多個第一晶體管中的每一個和所述多個第二晶體管中的每一個具有1.8V的標稱電壓。

5.如權(quán)利要求1所述的電路，其中：

所述多個第一晶體管包括第一PFET和第二PFET；

所述多個第二晶體管包括第一NFET和第二NFET。

6.如權(quán)利要求5所述的電路，還包括：

第三PFET，其中第三PFET的源極連接到第一PFET的柵極并且焊墊電壓被施加于第三PFET的柵極；和

第三NFET，其中第三NFET的源極連接到第一NFET的柵極并且焊墊電壓被施加于第三NFET的柵極。

7.如權(quán)利要求6所述的電路，其中：

第三PFET的漏極連接到第二PFET的柵極；以及

第三NFET的漏極連接到第二NFET的柵極。

8.如權(quán)利要求5所述的電路，其中：

施加于第二PFET的偏置電壓小于施加于第一PFET的偏置電壓；以及

施加于第二NFET的偏置電壓小于施加于第一NFET的偏置電壓。

9.一種過電壓保護電路，包括：

多個第一晶體管，串聯(lián)連接在焊墊和地之間，所述多個第一晶體管包括第一PFET和第二PFET；

多個第二晶體管，串聯(lián)連接在焊墊和供給電壓之間，所述多個第二晶體管包括第一NFET和第二NFET；

第三PFET，其中第三PFET的源極連接到第一PFET的柵極并且焊墊電壓被施加于第三PFET的柵極；

第三NFET，其中第三NFET的源極連接到第一NFET的柵極并且焊墊電壓被施加于第三NFET的柵極；

控制電路，對于所述多個第一晶體管中的每一個以及所述多個第二晶體管中的每一個施加相應(yīng)的偏置電壓，

其中所述偏置電壓被配置為：當焊墊的焊墊電壓處于標稱電壓范圍內(nèi)時，斷開所述多個第一晶體管并且斷開所述多個第二晶體管；當焊墊電壓增加到高于標稱電壓范圍時，順序地接通所述多個第一晶體管；并且當焊墊電壓減小到低于標稱電壓范圍時，順序地接通所述多個第二晶體管；

其中，第三PFET的漏極連接到第一PFET的漏極和第二PFET的源極，并且第三NFET的漏極連接到第一NFET的漏極和第二NFET的源極。

10.一種過電壓保護電路，包括：

下拉電路，包括串聯(lián)連接在通用串行總線(USB)電路的焊墊和地之間的第一PFET和第二PFET；

上拉電路，包括串聯(lián)連接在所述焊墊和供給電壓之間的第一NFET和第二NFET；

第一電阻元件，串聯(lián)連接在第二PFET的漏極和地之間；

第二電阻元件，串聯(lián)連接在第二NFET的漏極和所述供給電壓之間；和

控制電路，該控制電路：在所述焊墊上的過電壓狀況期間順序地接通第一PFET和第二PFET；并且在所述焊墊上的欠電壓狀況期間順序地接通第一NFET和第二NFET，

其中焊墊電壓具有標稱最小值和標稱最大值；以及

第一PFET、第二PFET、第一NFET和第二NFET中的每一個具有小于焊墊電壓標稱最大值的標稱電壓。