[發明專利]一種亞閾值SRAM存儲單元

有效

• 申請號: 201410093326.3
• 申請日: 2014-03-13
• 公開（公告）號: CN104916309B
• 公開（公告）日: 2019-04-23
• 發明（設計）人: 黑勇;蔡江錚;陳黎明
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

1.一種亞閾值SRAM存儲單元，包括：基本電路、單元數據讀出電路、預放管電路以及改進的斯密特反相器；所述基本電路的輸出端(QB)連接單元數據讀出電路的輸入端，單元數據讀出電路的輸出端與預放管電路的輸出相連，連接改進的斯密特反相器的輸入端；

其中，所述預放管電路包括第三NMOS管(MN3)，其源端接地，柵端接預放控制信號PREDIS，漏端接讀出位線RBL，所述基本電路包括第一反相器、第二反相器、第一寫入管、第二寫入管；

其中，第一反相器的輸出端分別連接第二反相器的輸入端和第一寫入管的輸出端；第二反相器的輸出端分別連接第一反相器的輸入端和第二寫入管的輸出端；第一、第二寫入管的輸入端分別連接外部位線信號；

所述第一反相器包括第一PMOS管(MP1)、第四NMOS管(MN4)，第一PMOS管(MP1)的源端連接電源電壓，第四NMOS管(MN4)的源端接地；第一PMOS管(MP1)的漏端和第四NMOS管(MN4)的漏端相連作為第一反相器的輸出，第一PMOS管(MP1)、第四NMOS管(MN4)的柵端連接第二反相器的輸出；

所述第二反相器包括第二PMOS管(MP2)、第五NMOS管(MP5)，第二PMOS管(MP2)的源端連接電源電壓，第五NMOS管(MN5)的源端接地；第二PMOS管(MP2)的漏端和第五NMOS管(MN5)的漏端相連作為第二反相器的輸出，第二PMOS管(MP2)、第五NMOS管(MN5)的柵端連接第一反相器的輸出；

所述第一寫入管包括第六NMOS管(MN6)，漏端連接寫位線，柵端連接寫控制信號WWL，源端連接SRAM中的數據；

所述第二寫入管包括第七NMOS管(MN7)包括，漏端連接寫位線非，柵端連接寫控制信號WWL，源端連接SRAM中的數據；

所述單元數據讀出電路包括第一、第二NMOS管(MN1，MN2)包括，其中第一NMOS管(MN1)的漏端接電源電壓，柵端接基本電路的輸出數據QB，源端接第二NMOS管(MN2)漏端；第二NMOS管(MN2)漏端接第一NMOS管(MN1)源端，柵端接讀選擇信號RWL，源端接讀位線RBL；

所述改進的斯密特反相器組包括第三、第四、第五PMOS管(MP3、MP4、MP5)以及第八NMOS管(MN8)包括，其中第三PMOS管(MP3)源端接電源電壓，漏端接第四PMOS管(MP4)和第五PMOS管(MP5)的源端；第四PMOS管(MP4)源端和漏端分別接第三PMOS管(MP3)的源端和第八NMOS管(MN8)的漏端；第八NMOS管(MN8)的源端接地；第五PMOS管(MP5)的源端接第三PMOS管(MP3)的漏端，柵端接第四PMOS管(MP4)和第八NMOS管(MN8)的漏端，漏端接地；第三PMOS管(MP3)、第四PMOS管(MP4)以及第八NMOS管(MN8)的柵端接讀出位線RBL。

2.根據權利要求1所述的SRAM單元，其特征在于，其中第五PMOS管(MP5)是反饋管，用以加強反相器中的NMOS管；第三NMOS管(MN3)是預放管，用以使讀出位線在閑時保持低電平。