[發(fā)明專利]形成用于圖案化底層結(jié)構(gòu)的掩膜層的方法

有效

• 申請?zhí)枺?/td>: 201410092896.0
• 申請日: 2014-03-13
• 公開（公告）號: CN104051235B
• 公開（公告）日: 2017-04-05
• 發(fā)明（設(shè)計(jì)）人: G·M·施密德;J·A·瓦爾;R·A·法雷爾;C·帕克
• 申請（專利權(quán)）人: 格羅方德半導(dǎo)體公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/768;H01L21/027
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司11314
• 代理人: 程偉,王錦陽

技術(shù)領(lǐng)域

一般而言，本公開關(guān)于半導(dǎo)體裝置的制造，特別是關(guān)于形成用于圖案化底層結(jié)構(gòu)的掩膜層的各種方法。

背景技術(shù)

例如CPU、儲存裝置、ASIC(特定應(yīng)用集成電路，application?specific?integrated?circuits)等等的先進(jìn)集成電路的制造需要依據(jù)特定的電路布局在給定芯片面積上形成大量的電路組件，譬如晶體管、電容器、電阻器等等。在使用，例如，MOS(金屬氧化物半導(dǎo)體)技術(shù)的復(fù)雜集成電路制造過程中，例如N通道晶體管(N-channel?transistor,NFET)及/或P通道晶體管(P-channel?transistor,PFET)的數(shù)百萬個晶體管被形成在包含結(jié)晶半導(dǎo)體層的基板上。場效晶體管，不論其是NFET晶體管或PFET晶體管，典型地包含摻雜的源極和漏極區(qū)域，其形成在半導(dǎo)體基板中并被溝道區(qū)域分開。柵極絕緣層設(shè)置在該溝道區(qū)域上，且導(dǎo)電柵極電極設(shè)置在該柵極絕緣層上。借由施加適當(dāng)?shù)碾妷航o柵極電極，該溝道區(qū)域變?yōu)閷?dǎo)電的，并允許電流從源極區(qū)域流到漏極區(qū)域。

為了增進(jìn)場效晶體管(FET)的操作速度，以及增加在集成電路裝置上的FET密度，裝置設(shè)計(jì)者在過去數(shù)十年已經(jīng)大量地降低了FET的物理尺寸。特別是，F(xiàn)ET的溝道長度已經(jīng)被顯著地降低，其造成FET切換速度和電路的整體功能性的改良。未來更期待晶體管的溝道長度進(jìn)一步地微縮(scaling)(縮小尺寸)。在晶體管的溝道長度的正在進(jìn)行而持續(xù)的縮小改善了該晶體管以及使用此些晶體管所形成的集成電路的執(zhí)行速度的同時，特征尺寸(feature?size)進(jìn)行中的縮小也引起了至少部分地抵銷由此等特征尺寸縮小所獲得的益處的問題。舉例而言，當(dāng)溝道長度降低，鄰接的晶體管之間的間距同樣降低，從而增加了單位面積的晶體管密度。此微縮也限制了導(dǎo)電接觸組件和結(jié)構(gòu)的尺寸，其具有增加它們的電阻的效果。一般來說，特征尺寸的縮小和增加的封裝密度(packing?density)使得在現(xiàn)代集成電路裝置中的每一樣?xùn)|西都更加擁擠。

典型地，由于大量的電路組件以及現(xiàn)代集成電路所要求的復(fù)雜布局，個別電路組件的電性連接(electrical?connection)無法建立在例如晶體管的該電路組件被制造的相同層次內(nèi)。反之，現(xiàn)代集成電路產(chǎn)品具有多個所謂的金屬化層(metallization?layer)層次，其集體地包含用于該產(chǎn)品的“線路(wiring)”圖案，也就是提供電性連接給晶體管和電路的導(dǎo)電結(jié)構(gòu)，譬如導(dǎo)電通孔和導(dǎo)電金屬線。一般而言，導(dǎo)電金屬線用來提供層內(nèi)(相同層)電性連接，而層間(層與層之間)連接或垂直連接稱為通孔。簡而言之，垂直方向的導(dǎo)電通孔結(jié)構(gòu)提供在各個堆疊的金屬化層之間的電性連接。因此，此等導(dǎo)電結(jié)構(gòu)(例如，導(dǎo)線和通孔)的電阻成為集成電路產(chǎn)品的整體設(shè)計(jì)中的重大問題，因?yàn)檫@些組件的截面積對應(yīng)地降低，其對于等效電阻和最終產(chǎn)品或電路的整體效能可能具有顯著的影響。

改良各種金屬化系統(tǒng)的功能性和效能也變成設(shè)計(jì)現(xiàn)代半導(dǎo)體裝置的重要面向。這些改良中的一個例子反映于在集成電路裝置中增加使用銅金屬化系統(tǒng)以及在這些裝置中使用所謂“低k(low-k)”介電材料(具有小于3的介電常數(shù)的材料)。相較于例如先前的金屬化系統(tǒng)，其使用鋁作為導(dǎo)線和通孔，銅金屬化系統(tǒng)展現(xiàn)了改善的導(dǎo)電性。相較于其他具有較高介電常數(shù)的介電材料，使用低k介電材料傾向于借由降低串?dāng)_(crosstalk)來改善信噪比(signal-to-noise?ratio,SN?ratio)。然而，當(dāng)相較于其他介電材料，低k介電材料傾向于較不耐金屬遷移(metal?migration)時，使用此低k介電材料可以是有問題的。

銅是一種難以使用傳統(tǒng)掩膜和蝕刻技術(shù)直接蝕刻的材料。因此，在現(xiàn)代集成電路裝置中的導(dǎo)電銅結(jié)構(gòu)，例如，導(dǎo)線或通孔，典型地是使用習(xí)知的單或雙大馬士革技術(shù)(single?or?dual?damascene?technique)所形成。一般而言，大馬士革技術(shù)包含(1)在絕緣材料層中形成溝槽/通孔、(2)沉積一層或多層相對薄的阻障或襯墊層(例如，TiN、Ta、TaN)、(3)遍及該基板以及在該溝槽/通孔中形成銅材料、以及(4)實(shí)行化學(xué)機(jī)械研磨制程以移除位于該溝槽/通孔之外的銅材料和阻障層的超出部分來定義最后的導(dǎo)電銅結(jié)構(gòu)。典型地是在借由物理氣相沉積在阻障層上沉積薄的導(dǎo)電銅種子層之后，借由實(shí)行電化學(xué)銅沉積制程來形成該銅材料。