[發明專利]3DIC互連裝置和方法

有效

• 申請號: 201410086767.0
• 申請日: 2014-03-10
• 公開（公告）號: CN104733435B
• 公開（公告）日: 2018-02-27
• 發明（設計）人: 蔡紓婷;楊敦年;劉人誠;陳愉婷;周世培
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,孫征

技術領域

本發明總體涉及半導體工藝，更具體的，涉及3DIC互連裝置和方法。

背景技術

由于各種電子組件（例如，晶體管、二極管、電阻器、電容器等）的集成密度的持續提高，半導體工業經歷了快速發展。在大多數情況下，集成密度的這種提高來自于最小部件尺寸（例如，向亞20nm節點縮小半導體工藝節點）的反復減小，這允許更多的組件集成到給定區域中。隨著最近對小型化、更高速度和更大帶寬以及更低功耗和延遲的需求增長，對更小和更有創造性的半導體管芯的封裝技術的需求也在增長。

隨著半導體技術的進一步發展，堆疊半導體器件（例如，3D集成電路（3DIC））已經作為進一步減小半導體器件的物理尺寸的有效替代而出現。在堆疊半導體器件中，在不同半導體晶圓上制造諸如邏輯電路、存儲器電路、處理器電路等的有源電路。兩個或多個半導體晶圓可以安裝在彼此的頂部上從而進一步減小半導體器件的形狀因數。

兩個半導體晶圓可以通過合適的接合技術接合在一起。通常使用的接合技術包括直接接合、化學活性接合、等離子體活性接合、陽極接合、共晶接合、玻璃熔塊接合、粘合劑接合、熱壓縮接合、反應接合等。在堆疊的半導體晶圓之間可以提供電連接件。堆疊的半導體器件可以提供具有更小的形狀因數的更高的密度，并且實現更高的性能和更低的功耗。

發明內容

為了解決現有技術中存在的問題，根據本發明的一個方面，提供了一種裝置，包括：第一半導體芯片，包括第一襯底、多個第一介電層和在所述第一襯底上方的所述第一介電層中形成的多個第一金屬線；第二半導體芯片，具有與所述第一半導體芯片的第一表面接合的表面，其中，所述第二半導體芯片包括第二襯底、多個第二介電層和在所述第二襯底上方的所述第二介電層中形成的多個第二金屬線；導電插塞，從所述第一半導體芯片的第二表面延伸至所述第二半導體芯片中的所述多個第二金屬線中的一個；以及多個內襯，插入在所述導電插塞和所述第一襯底之間，所述多個內襯中的至少一個不在所述導電插塞和所述多個第一介電層之間延伸。

在上述裝置中，其中，所述導電插塞具有延伸穿過所述第一襯底的第一寬度和延伸穿過所述多個第一介電層的第二寬度，所述第一寬度大于所述第二寬度，從所述第一寬度到所述第二寬度的過渡形成凸緣。

在上述裝置中，其中，所述導電插塞具有延伸穿過所述第一襯底的第一寬度和延伸穿過所述多個第一介電層的第二寬度，所述第一寬度大于所述第二寬度，從所述第一寬度到所述第二寬度的過渡形成凸緣；所述多個介電層中的至少一個沿著所述凸緣的表面延伸。

在上述裝置中，其中，所述導電插塞在所述第一半導體芯片中的多個金屬線中的兩個之間延伸。

在上述裝置中，進一步包括位于所述導電插塞和所述多個第一介電層的一個或多個之間的至少一個介電內襯。

在上述裝置中，其中，所述導電插塞將所述第一半導體芯片中的所述多個第一金屬線中的一個電連接至所述第二半導體芯片中的所述多個第二金屬線中的一個。

在上述裝置中，其中，所述導電插塞將所述第一半導體芯片中的所述多個第一金屬線中的一個電連接至所述第二半導體芯片中的所述多個第二金屬線中的一個；所述第一半導體芯片中的所述多個第一金屬線中的一個具有凹槽。

根據本發明的另一個方面，提供了一種方法，包括：提供第一芯片，所述第一芯片具有襯底和多個介電層，所述多個介電層具有形成在其中的金屬化層；將所述第一芯片的所述多個介電層的第一表面接合至第二芯片的表面；形成從所述襯底的背面延伸至所述多個介電層的第一開口；沿著所述第一開口的側壁形成多個內襯；形成從所述第一開口的底部延伸穿過所述多個介電層至所述第二芯片中的金屬化層的第二開口；以及在所述第一開口和所述第二開口中形成導電材料。

在上述方法中，其中，形成所述多個內襯包括：在所述第一襯底的背面上方和沿著所述第一開口的側壁形成第一內襯；在所述第一內襯上方形成第二內襯；以及從所述第一內襯的最上表面去除所述第二內襯的至少一部分，從而使得間隔件型結構沿著所述第一開口的側壁保留。

在上述方法中，其中，形成所述多個內襯包括：在所述第一襯底的背面上方和沿著所述第一開口的側壁形成第一內襯；在所述第一內襯上方形成第二內襯；以及從所述第一內襯的最上表面去除所述第二內襯的至少一部分，從而使得間隔件型結構沿著所述第一開口的側壁保留；使用覆蓋蝕刻工藝至少部分地實施去除。