[發明專利]半導體裝置

有效

• 申請號: 201410085649.8
• 申請日: 2014-03-10
• 公開（公告）號: CN104465565B
• 公開（公告）日: 2018-01-09
• 發明（設計）人: 兼子元;島田慶一;臼井孝公
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/52
• 代理公司: 北京市中咨律師事務所11247
• 代理人: 萬利軍,陳海紅

技術領域

本發明的實施方式涉及半導體裝置。

背景技術

在非易失性半導體存儲裝置中，在存儲單元區域內隔著預定間隔配置有多條位線。對該多條位線連接有接觸插塞（contact plug）。

在為上述結構的情況下，在接觸插塞與位線的接合部分，有時因光刻的對合偏離等，使得相鄰于接觸插塞本來接合的位線的位線與上述接觸插塞之間的距離變短。另外，有時接觸插塞彼此也因光刻的對合偏離等，導致接觸插塞間的距離變短。這樣，如果接觸插塞與相鄰位線之間的距離等變短，則漏電流可能會變大。

發明內容

本發明的實施方式提供能夠抑制在接觸插塞與相鄰的位線之間產生的漏電流的半導體裝置。

一個實施方式的半導體裝置，具備：

半導體基板；

第1接觸插塞，其上端部的直徑尺寸比下端部的直徑尺寸大；

第1絕緣膜，其形成在所述半導體基板上，覆蓋所述第1接觸插塞；

第2接觸插塞，其下端部接合于所述第1接觸插塞的上端部，其上端部的直徑尺寸比下端部的直徑尺寸小；

第2絕緣膜，其形成在所述第1絕緣膜以及所述第1接觸插塞上，覆蓋所述第2接觸插塞；

布線層，在其下端部接合有所述第2接觸插塞的上端部；和

第3絕緣膜，其形成在所述第2絕緣膜以及所述第2接觸插塞上，覆蓋所述布線層，

具有：形成于所述第1接觸插塞的上端部中的、未被所述第2接觸插塞的下端部覆蓋的部分的臺階。

附圖說明

圖1是表示第1實施方式的半導體裝置結構的剖視圖的一例。

圖2是表示半導體裝置的下層部分的俯視圖的一例。

圖3是表示半導體裝置的其他下層部分的俯視圖的一例。

圖4是沿圖3中的B-B線的剖視圖的一例。

圖5是制造工序的一個階段中的與圖1相當的圖。

圖6（a）是制造工序的一個階段中的與圖1相當的圖，（b）是制造工序的一個階段中的與圖4相當的圖。

圖7（a）以及（b）是制造工序的一個階段中的半導體裝置的俯視圖的一例。

圖8（a）是制造工序的一個階段中的與圖1相當的圖，（b）是制造工序的一個階段中的與圖4相當的圖。

圖9是制造工序的一個階段中的半導體裝置的俯視圖的一例。

圖10（a）是表示制造工序的一個階段中的半導體裝置的結構的剖視圖，（b）是制造工序的一個階段中的半導體裝置的俯視圖的一例。

圖11（a）是制造工序的一個階段中的與圖1相當的圖，（b）是制造工序的一個階段中的與圖4相當的圖。

圖12是制造工序的一個階段中的半導體裝置的俯視圖的一例。

圖13（a）是制造工序的一個階段中的與圖1相當的圖，（b）是制造工序的一個階段中的與圖4相當的圖。

圖14是制造工序的一個階段中的半導體裝置的俯視圖的一例。

圖15是表示第2實施方式的實施例1的與圖1相當的圖。

圖16是與圖2相當的圖。

圖17是表示第2實施方式的實施例2的與圖15相當的圖。

圖18是與圖16相當的圖。

圖19是表示第2實施方式的實施例3的與圖17相當的圖。

圖20是制造工序的一個階段中的與圖15相當的圖。

圖21是制造工序的一個階段中的與圖15相當的圖。

圖22是制造工序的一個階段中的與圖15相當的圖。

圖23是制造工序的一個階段中的與圖15相當的圖。

圖24（a）是制造工序的一個階段中的與圖16相當的圖，（b）是制造工序的一個階段中的與圖15相當的圖。

圖25是制造工序的一個階段中的與圖15相當的圖。

圖26（a）是制造工序的一個階段中的與圖18相當的圖，（b）是制造工序的一個階段中的與圖17相當的圖。

圖27是制造工序的一個階段中的與圖17相當的圖。

圖28是制造工序的一個階段中的與圖17相當的圖。

圖29（a）是表示第3實施方式的與圖2相當的圖，（b）是表示第3實施方式的與圖1相當的圖。

圖30是制造工序的一個階段中的與圖29（b）相當的圖。

圖31是制造工序的一個階段中的與圖29（b）相當的圖。

圖32是制造工序的一個階段中的與圖29（b）相當的圖。