[發(fā)明專利]分壓電路及其控制方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410084170.2
• 申請(qǐng)日: 2014-03-07
• 公開（公告）號(hào): CN103809646A
• 公開（公告）日: 2014-05-21
• 發(fā)明（設(shè)計(jì)）人: 胡劍;楊光軍
• 申請(qǐng)（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號(hào): G05F1/56
• 分類號(hào): G05F1/56
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱蘇華

技術(shù)領(lǐng)域

本發(fā)明涉及一種分壓電路及其控制方法。

背景技術(shù)

傳統(tǒng)的分壓電路通常通過多個(gè)PMOS管串聯(lián)實(shí)現(xiàn)，例如，實(shí)現(xiàn)三分之一分壓即采用三個(gè)PMOS管串聯(lián)，第一個(gè)PMOS管的源極作為分壓電路的輸入端，第二個(gè)PMOS管的漏極作為分壓電路的輸出端。具體的，第一個(gè)PMOS管的源極適于輸入待分壓的信號(hào)。第一個(gè)PMOS管的柵極連接第一個(gè)PMOS管的漏極和第二個(gè)PMOS管的源極，第二個(gè)PMOS管的柵極連接第二個(gè)PMOS管的漏極和第三PMOS管的源極，第三PMOS管的柵極連接第三PMOS管的漏極和地。第二個(gè)PMOS管的漏極適于輸出分壓后的信號(hào)。

這樣傳統(tǒng)的分壓電路雖然響應(yīng)速度較快，但是功耗缺很高。

發(fā)明內(nèi)容

本發(fā)明解決的問題是現(xiàn)有分壓電路功耗高。

為解決上述問題，本發(fā)明提供一種分壓電路，具有輸入端和輸出端，包括：第一分壓支路、第二分壓支路、第三分壓支路、第四分壓支路、第一NMOS管和第二NMOS管；

所述第一分壓支路包括：M個(gè)第一PMOS管，M≥1；

M=1時(shí)，所述第一PMOS管的源極連接所述輸入端，所述第一PMOS管的柵極連接漏極和所述第二NMOS管的源極；

M＞1時(shí)，第1個(gè)第一PMOS管的源極連接所述輸入端，第m個(gè)第一PMOS管的柵極連接漏極和第m+1個(gè)第一PMOS管的源極，1≤m＜M，第M個(gè)第一PMOS管的柵極連接漏極和所述第二NMOS管的源極；

所述第二分壓支路包括：N個(gè)第二PMOS管，N≥1；

N=1時(shí)，所述第二PMOS管的源極連接所述第二NMOS管的源極，所述第二PMOS管的柵極連接漏極和所述第一NMOS管的漏極；

N＞1時(shí)，第1個(gè)第二PMOS管的源極連接所述第二NMOS管的源極，第n個(gè)第二PMOS管的柵極連接漏極和第n+1個(gè)第二PMOS管的源極，1≤n＜N，第N個(gè)第二PMOS管的柵極連接漏極和所述第一NMOS管的漏極；

所述第三分壓支路包括：M個(gè)第一PMOS組，每個(gè)第一PMOS組包括X個(gè)第三PMOS管，X≥2；

M=1時(shí)，第1個(gè)第三PMOS管的源極連接所述輸入端，位于第一PMOS組的全部第三PMOS管的柵極均連接第X個(gè)第三PMOS管的漏極，第j個(gè)第三PMOS管的漏極連接第j+1個(gè)第三PMOS管的源極，1≤j＜X，第X個(gè)第三PMOS管的漏極連接所述第二NMOS管的漏極和輸出端；

M＞1時(shí)，位于第1個(gè)第一PMOS組的第1個(gè)第三PMOS管的源極連接所述輸入端，位于同一個(gè)第一PMOS組的全部第三PMOS管的柵極均連接第X個(gè)第三PMOS管的漏極，位于同一個(gè)第一PMOS組的第j個(gè)第三PMOS管的漏極連接第j+1個(gè)第三PMOS管的源極，位于第k個(gè)第一PMOS組的第X個(gè)第三PMOS管的漏極連接位于第k+1個(gè)第一PMOS組的第1個(gè)第三PMOS管的源極，1≤k＜M，位于所述第M個(gè)第一PMOS組的第X個(gè)第三PMOS管的漏極連接所述第二NMOS管的漏極和輸出端；

所述第四分壓支路包括：N個(gè)第二PMOS組，每個(gè)第二PMOS組包括X個(gè)第四PMOS管；

N=1時(shí)，第1個(gè)第四PMOS管的源極連接所述輸出端，位于第二PMOS組的全部第三PMOS管的柵極均連接第X個(gè)第四PMOS管的漏極，第j個(gè)第四PMOS管的漏極連接第j+1個(gè)第四PMOS管的源極，第X個(gè)第四PMOS管的漏極連接地；

N＞1時(shí)，位于第1個(gè)第二PMOS組的第1個(gè)第四PMOS管的源極連接所述輸出端，位于同一個(gè)第二PMOS組的全部第四PMOS管的柵極均連接第X個(gè)第四PMOS管的漏極，位于同一個(gè)第二PMOS組的第j個(gè)第四PMOS管的漏極連接第j+1個(gè)第四PMOS管的源極，位于第k個(gè)第二PMOS組的第X個(gè)第四PMOS管的漏極連接位于第k+1個(gè)第二PMOS組的第1個(gè)第四PMOS管的源極，位于所述第N個(gè)第二PMOS組的第X個(gè)第四PMOS管的漏極連接地；

所述第一NMOS管的源極連接地。

本發(fā)明還提供一種上述分壓電路的控制方法，包括：

輸出第一控制信號(hào)至所述第一NMOS管的柵極；

輸出第二控制信號(hào)至所述第二NMOS管的柵極，所述第二控制信號(hào)為高電平時(shí)所述第一控制信號(hào)也為高電平，所述第一控制信號(hào)為低電平時(shí)所述第二控制信號(hào)也為低電平，所述第一控制信號(hào)的下降沿遲于同時(shí)為低電平的第二控制信號(hào)的下降沿，所述第二控制信號(hào)的上升沿遲于同時(shí)為高電平的第一控制信號(hào)的上升沿。