[發明專利]分壓電路及其控制方法

有效

• 申請號: 201410084170.2
• 申請日: 2014-03-07
• 公開（公告）號: CN103809646A
• 公開（公告）日: 2014-05-21
• 發明（設計）人: 胡劍;楊光軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

1.一種分壓電路，具有輸入端和輸出端，其特征在于，包括：第一分壓支路、第二分壓支路、第三分壓支路、第四分壓支路、第一NMOS管和第二NMOS管；

所述第一分壓支路包括：M個第一PMOS管，M≥1；

M=1時，所述第一PMOS管的源極連接所述輸入端，所述第一PMOS管的柵極連接漏極和所述第二NMOS管的源極；

M＞1時，第1個第一PMOS管的源極連接所述輸入端，第m個第一PMOS管的柵極連接漏極和第m+1個第一PMOS管的源極，1≤m＜M，第M個第一PMOS管的柵極連接漏極和所述第二NMOS管的源極；

所述第二分壓支路包括：N個第二PMOS管，N≥1；

N=1時，所述第二PMOS管的源極連接所述第二NMOS管的源極，所述第二PMOS管的柵極連接漏極和所述第一NMOS管的漏極；

N＞1時，第1個第二PMOS管的源極連接所述第二NMOS管的源極，第n個第二PMOS管的柵極連接漏極和第n+1個第二PMOS管的源極，1≤n＜N，第N個第二PMOS管的柵極連接漏極和所述第一NMOS管的漏極；

所述第三分壓支路包括：M個第一PMOS組，每個第一PMOS組包括X個第三PMOS管，X≥2；

M=1時，第1個第三PMOS管的源極連接所述輸入端，位于第一PMOS組的全部第三PMOS管的柵極均連接第X個第三PMOS管的漏極，第j個第三PMOS管的漏極連接第j+1個第三PMOS管的源極，1≤j＜X，第X個第三PMOS管的漏極連接所述第二NMOS管的漏極和輸出端；

M＞1時，位于第1個第一PMOS組的第1個第三PMOS管的源極連接所述輸入端，位于同一個第一PMOS組的全部第三PMOS管的柵極均連接第X個第三PMOS管的漏極，位于同一個第一PMOS組的第j個第三PMOS管的漏極連接第j+1個第三PMOS管的源極，位于第k個第一PMOS組的第X個第三PMOS管的漏極連接位于第k+1個第一PMOS組的第1個第三PMOS管的源極，1≤k＜M，位于所述第M個第一PMOS組的第X個第三PMOS管的漏極連接所述第二NMOS管的漏極和輸出端；

所述第四分壓支路包括：N個第二PMOS組，每個第二PMOS組包括X個第四PMOS管；

N=1時，第1個第四PMOS管的源極連接所述輸出端，位于第二PMOS組的全部第三PMOS管的柵極均連接第X個第四PMOS管的漏極，第j個第四PMOS管的漏極連接第j+1個第四PMOS管的源極，第X個第四PMOS管的漏極連接地；

N＞1時，位于第1個第二PMOS組的第1個第四PMOS管的源極連接所述輸出端，位于同一個第二PMOS組的全部第四PMOS管的柵極均連接第X個第四PMOS管的漏極，位于同一個第二PMOS組的第j個第四PMOS管的漏極連接第j+1個第四PMOS管的源極，位于第k個第二PMOS組的第X個第四PMOS管的漏極連接位于第k+1個第二PMOS組的第1個第四PMOS管的源極，位于所述第N個第二PMOS組的第X個第四PMOS管的漏極連接地；

所述第一NMOS管的源極連接地。

2.如權利要求1所述的分壓電路，其特征在于，還包括：控制單元；

所述控制單元適于輸出第一控制信號至所述第一NMOS管的柵極以及輸出第二控制信號至所述第二NMOS管的柵極，所述第二控制信號為高電平時所述第一控制信號也為高電平，所述第一控制信號為低電平時所述第二控制信號也為低電平，所述第一控制信號的下降沿遲于同時為低電平的第二控制信號的下降沿，所述第二控制信號的上升沿遲于同時為高電平的第一控制信號的上升沿。

3.如權利要求1所述的分壓電路，其特征在于，還包括：第一反相單邊信號延遲發生器、第二反相單邊信號延遲發生器、第一反相器和第二反相器；

所述第一反相單邊信號延遲發生器適于對其輸入端信號進行反相處理以及對所述反相處理后的信號的下降沿進行延時處理；所述第二反相單邊信號延遲發生器適于對其輸入端信號進行反相處理以及對所述反相處理后的信號的下降沿進行延時處理，所述第一單邊信號延遲發生器和第二單邊信號延遲發生器進行延時處理的時間相同；

所述第一反相單邊信號延遲發生器的輸入端連接所述第一反相器的輸入端，所述第一反相單邊信號延遲發生器的輸出端連接所述第一NMOS管的柵極，所述第一反相器的輸出端連接所述第二反相單邊信號延遲發生器的輸入端，所述第二反相單邊信號延遲發生器的輸出端連接所述第二反相器的輸入端，所述第二反相器的輸出端連接所述第二NMOS管的柵極。