[發明專利]VDMOS的制造方法和VDMOS

有效

• 申請號: 201410083225.8
• 申請日: 2014-03-07
• 公開（公告）號: CN104900526B
• 公開（公告）日: 2018-07-24
• 發明（設計）人: 馬萬里;聞正鋒
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 劉芳

本發明提供一種VDMOS的制造方法和VDMOS，方法包括：在N型外延層上依次生成柵氧化層、多晶硅層、P?體區；在所述P?體區注入N型雜質形成N型源區，所述N型源區包括N?源區和N+源區；所述N+源區位于所述柵氧化層與N?源區之間；在所述多晶硅層和所述柵氧化層上依次形成氧化層、P+區、介質層、接觸孔和金屬層，以使得所述金屬層分別與所述N?源區、N+源區、柵氧化層、氧化層、介質層中每層的側面以及所述P+區相連接。本發明實施例有效解決了現有技術中，VDMOS的非箝位感性開關（UIS）能力低的技術問題。

技術領域

本發明涉及半導體技術領域，尤其涉及一種垂直雙擴散金屬氧化物半導體晶體管（Vertical Double-diffused MOSFET；簡稱：VDMOS）的制造方法和VDMOS。

背景技術

圖1為現有技術中平面型VDMOS的結構原理圖，如圖1所示，為了提高非箝位感性開關（UIS）能力，即防止源區、體區和N型外延層三者形成的三極管導通，現有技術采用的方法為將源區與體區通過金屬短接起來。

但是，從圖1中獲知，現有的VDMOS其非箝位感性開關UIS能力低，仍存在改善空間。例如：通常現有的VDMOS，其源區摻雜濃度較高，源區與P+區接觸為N+P接觸，該接觸可增加上述三極管導通能力；上述情形都導致VDMOS的非箝位感性開關（UIS）能力下降。

發明內容

本發明提供一種VDMOS的制造方法和VDMOS，用于降低以源區、體區和N型外延層三者形成的三極管導通的導通能力，進而提高UIS能力。

一方面，本發明實施例提供一種VDMOS的制造方法，包括：

在N型外延層上依次生成柵氧化層、多晶硅層、P-體區；

在所述P-體區注入N型雜質形成N型源區，所述N型源區包括N-源區和N+源區；所述N+源區位于所述柵氧化層與N-源區之間；

在所述多晶硅層和所述柵氧化層上依次形成氧化層、P+區、介質層、接觸孔和金屬層，以使得所述金屬層分別與所述N-源區、N+源區、柵氧化層、氧化層、介質層中每層的側面以及所述P+區相連接。

另一方面，本發明實施例提供一種VDMOS，包括：N型襯底，在所述N型襯底上表面形成的N型外延層，在所述N型外延層上表面形成的柵氧化層，在所述柵氧化層上表面形成的多晶硅層，在所述N型襯底上形成的P-體區、由在所述P-體區注入N型雜質形成的N型源區，所述N型源區包括N-源區和N+源區；所述N+源區位于所述柵氧化層與N-源區之間；在所述P-體區內形成的P+體區，在所述P+體區上方形成的接觸孔，以及在所述介質層的上表面、所述接觸孔中以及所述N型襯底的下表面形成的金屬層；

其中，所述金屬層分別與所述N-源區、所述N+源區、所述柵氧化層、所述氧化層和所述介質層中每層的側面及所述P+區相連接。

本發明提供的VDMOS的制造方法和VDMOS，將N型源區分為兩部分；即在N型源區中靠近第一氧化層的部分區域內形成N+源區，在N型源區中遠離第一氧化層的部分區域內形成N-源區。這種N型源區結構在保證其正常工作所需雜質濃度的前提下，使N型源區與體區接觸面為低摻雜的N-源區與P型體區接觸，有效降低了以源區-體區-外延層構成的寄生三極管的發射極注入效率，從而降低寄生三極管導通的可能，增強了VDMOS的UIS能力。

附圖說明

圖1為現有技術中的VDMOS的剖面結構示意圖；

圖2為本發明實施例提供的VDMOS的制造方法一個實施例的流程圖；

圖3a為本發明實施例中柵氧化層和多晶硅層的形成方法的示意圖；

圖3b為本發明實施例中P-體區的形成方法的示意圖

圖3c為本發明實施例中N型源區的形成方法的示意圖；