[發(fā)明專利]集成電路裝置及制造半導(dǎo)體與存儲(chǔ)器裝置的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410082784.7
• 申請(qǐng)日: 2014-03-07
• 公開（公告）號(hào): CN104134669B
• 公開（公告）日: 2017-04-26
• 發(fā)明（設(shè)計(jì)）人: 賴二琨
• 申請(qǐng)（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司11021
• 代理人: 任巖

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種集成電路裝置及制造半導(dǎo)體與存儲(chǔ)器裝置的方法，特別是關(guān)于一種三維(three-dimensional，3D)存儲(chǔ)器裝置以及此些存儲(chǔ)器裝置中作為存儲(chǔ)單元(memory cell)的通道線(channel line)。

背景技術(shù)

高密度存儲(chǔ)器裝置被設(shè)計(jì)成包括快閃存儲(chǔ)單元(flash memory cell)陣列或其他種類的存儲(chǔ)單元。于一些范例中，包括薄膜晶體管(thin film transistors，TFT)的存儲(chǔ)單元可排列成3D架構(gòu)。

一例中，3D存儲(chǔ)器裝置包括被絕緣材料分隔的多個(gè)多晶質(zhì)(poly crystalline)有源層帶(active strip)疊層。有源層帶可作為位線(bit line)或字線(word line)。3D存儲(chǔ)器裝置可包括多個(gè)字線結(jié)構(gòu)正交排列于作為位線的多個(gè)有源層帶疊層之上。或者，3D存儲(chǔ)器裝置可包括多個(gè)位線結(jié)構(gòu)正交排列于作為字線的多個(gè)有源層帶疊層之上。包括電荷儲(chǔ)存結(jié)構(gòu)的存儲(chǔ)單元形成于多個(gè)疊層中的有源層帶的側(cè)表面與字線或位線的交叉處。存儲(chǔ)單元的通道區(qū)形成在有源材料層帶內(nèi)，有源材料層帶可包括多晶硅層帶。存儲(chǔ)單元內(nèi)的此些多晶質(zhì)通道區(qū)結(jié)構(gòu)可影響3D存儲(chǔ)器裝置的效能。

3D存儲(chǔ)器組態(tài)以及其他使用小維度存儲(chǔ)單元的組態(tài)引起對(duì)存儲(chǔ)器中獨(dú)立單元的效能的挑戰(zhàn)。有需求提升3D存儲(chǔ)器裝置的效能。

發(fā)明內(nèi)容

一種用以制造存儲(chǔ)器裝置的方法，包括形成有源層帶的多個(gè)疊層，有源層帶包括有源材料，具有側(cè)表面且于襯底上與絕緣層交錯(cuò)；在有源層帶的疊層間形成多個(gè)有源材料的垂直層帶，并在交叉處設(shè)置存儲(chǔ)元件。位于有源層帶及其中一個(gè)垂直層帶內(nèi)的有源材料包括裝置的存儲(chǔ)單元的通道區(qū)。此處描述的方法包括于通道區(qū)引發(fā)原位晶體成長(zhǎng)。

通道區(qū)由有源層帶組成，此處描述的工藝包括形成多個(gè)有源層，有源層包括有源材料，且于襯底上與絕緣層交錯(cuò)；以及刻蝕與絕緣層交錯(cuò)的有源層，以定義有源層帶的多個(gè)疊層，有源層帶具有側(cè)表面且于襯底上與絕緣層帶交錯(cuò)。方法更包括在刻蝕后(因此為原位in situ)于有源層帶內(nèi)引發(fā)晶體成長(zhǎng)。有源材料包括多晶硅，且在晶體成長(zhǎng)步驟前具有平均晶粒尺寸。硅晶體中的晶粒被晶界(grain boundaries)分隔，易于降低材料的導(dǎo)電性。此外，具有較小平均晶粒尺寸的多晶質(zhì)硅比具有較大平均晶粒尺寸的多晶質(zhì)硅更易于降低材料的導(dǎo)電性。晶體成長(zhǎng)可增大有源層帶內(nèi)的平均晶粒尺寸，增進(jìn)存儲(chǔ)元件中形成于有源層帶之上通道區(qū)的導(dǎo)電性，進(jìn)而增進(jìn)存儲(chǔ)元件的效能。提升導(dǎo)電性可用于在單元內(nèi)儲(chǔ)存多個(gè)位。

根據(jù)本技術(shù)的一方面，襯底可包括具有結(jié)晶結(jié)構(gòu)位向的單晶表面，晶體成長(zhǎng)步驟可至少在有源層帶接近側(cè)表面處形成具有襯底的晶體位向的結(jié)晶材料。晶體成長(zhǎng)步驟包括在襯底上及疊層上沉積種子層，其中種子層與疊層內(nèi)有源層帶的側(cè)表面接觸，以及接觸襯底。種子層包括有源層的有源材料。方法更包括在晶體成長(zhǎng)步驟之后，移除種子層。

另提供根據(jù)上述方法制作的一集成電路裝置。

為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉實(shí)施例，并配合所附圖式，作詳細(xì)說明如下：

附圖說明

圖1A繪示一種三維與非門(NAND)閃存裝置的透視圖。

圖1B繪示另一種三維與非門閃存裝置的透視圖。

圖2A至圖8B繪示在存儲(chǔ)單元的通道區(qū)中包含結(jié)晶材料的存儲(chǔ)器裝置，其工藝序列中次元件(sub-assembiles)的俯視圖與剖面圖。

圖9繪示一種存儲(chǔ)單元中包括結(jié)晶材料的有源層帶的透視圖。

圖10A至圖10B繪示包括電荷儲(chǔ)存結(jié)構(gòu)的存儲(chǔ)單元的剖面圖。

圖11繪示一種制造存儲(chǔ)器裝置的方法實(shí)施例的簡(jiǎn)化流程圖。

圖12繪示依照一實(shí)施例的集成電路存儲(chǔ)器裝置的簡(jiǎn)化方塊圖。

【符號(hào)說明】

102、103、104、105、112、113、114、115： 有源層帶

1080a： 介電電荷陷阱結(jié)構(gòu)

1081： 遂穿氧化物層

1083a： 介電電荷陷阱層

1085： 勢(shì)壘氧化層

102B、103B、104B、105B、112A、113A、114A、115A： 位線結(jié)構(gòu)109、119： 串選擇線柵極結(jié)構(gòu)

1110-1150： 步驟

1200： 集成電路

1205： 數(shù)據(jù)輸入線

1210： 控制器