[發明專利]微處理器及使用指令循環高速緩存的方法

有效

• 申請號: 201410080470.3
• 申請日: 2014-03-06
• 公開（公告）號: CN104516829B
• 公開（公告）日: 2017-07-21
• 發明（設計）人: 陳忠和;喬偉豪
• 申請（專利權）人: 晶心科技股份有限公司
• 主分類號: G06F12/0877
• 分類號: G06F12/0877;G06F9/30
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 臧建明

1.一種微處理器，其特征在于，包括：

處理器核心，提供指令流的提取地址，其中該指令流包括一或多個指令，且其中該提取地址包括標簽及索引；以及

指令循環高速緩存，自該處理器核心接收該提取地址，包括：

高速緩存陣列，耦接至該處理器核心，存儲第一預定數量個高速緩存條目，其中每一上述高速緩存條目包括標簽識別碼，且其中該高速緩存陣列輸出該提取地址中該索引所對應的該高速緩存條目的該標簽識別碼；以及

標簽存儲器，耦接至該處理器核心以及該高速緩存陣列，經配置用以存儲第二預定數量個標簽值并輸出該高速緩存陣列輸出的該標簽識別碼所對應的該標簽值，其中該指令循環高速緩存基于該提取地址的該標簽與該標簽存儲器輸出的該標簽值之間的按比特比較，而決定高速緩存命中或高速緩存未中是否發生。

2.根據權利要求1所述的微處理器，其特征在于，每當反向分支指令被取用時，該處理器核心發送與該反向分支指令相關的至少一標簽值至該指令循環高速緩存。

3.根據權利要求1所述的微處理器，其特征在于，每當該處理器核心提取并識別提示指令時，該處理器核心發送與該提示指令相關的標簽值至該指令循環高速緩存。

4.根據權利要求1所述的微處理器，其特征在于，每一上述高速緩存條目還包括有效比特，且該指令循環高速緩存還包括：

比較器，耦接至該處理器核心、該標簽存儲器以及該高速緩存陣列，當該提取地址的該標簽與該標簽存儲器輸出的該標簽值相同，且該提取地址中該索引所對應的該高速緩存條目的該有效比特被設定時，設立命中信號以表示該高速緩存命中，否則重置該命中信號以表示該高速緩存未中。

5.根據權利要求1所述的微處理器，其特征在于，當該高速緩存陣列輸出的該標簽識別碼與預定值相同時，該標簽存儲器輸出無效標簽值，該無效標簽值為與任何提取地址的該標簽皆不同的唯一值，且該指令循環高速緩存還包括：

比較器，耦接至該處理器核心以及該標簽存儲器，當該提取地址的該標簽與該標簽存儲器輸出的該標簽值相同時，設立命中信號以表示該高速緩存命中，否則重置該命中信號以表示該高速緩存未中。

6.根據權利要求1所述的微處理器，其特征在于，每一上述高速緩存條目還包括指令，且該指令循環高速緩存還包括：

控制器，耦接至該處理器核心、該高速緩存陣列、該標簽存儲器以及存儲器，當該高速緩存命中發生時，提供該提取地址中該索引所對應的該高速緩存條目的該指令至該處理器核心，當該高速緩存未中發生時，提供位于該提取地址的該存儲器中的指令至該處理器核心，當該高速緩存未中發生、該提取地址的該標簽與存儲在該標簽存儲器的標簽值其中之一相同、且該提取地址中該索引所對應的該高速緩存條目為無效時，將位于該提取地址的該存儲器中的該指令填入至該提取地址中該索引所對應的該高速緩存條目。

7.根據權利要求6所述的微處理器，其特征在于，當接收自該處理器核心的該標簽值與之前存儲在該標簽存儲器中的每一標簽值不同時，該控制器以接收自該處理器核心的標簽值更新該標簽存儲器。

8.根據權利要求7所述的微處理器，其特征在于，該控制器與包括正常狀態及內部狀態的有限狀態機相關，該控制器在初始時進入該正常狀態，當該控制器為該正常狀態且接收自該處理器核心的該標簽值與之前存儲在該標簽存儲器中的每一標簽值不同時，該控制器以接收自該處理器核心的該標簽值來更新該標簽存儲器，當該控制器為該內部狀態且接收自該處理器核心的該標簽值與先前存儲在該標簽存儲器中的每一標簽值不同時，該控制器進入該正常狀態，當該控制器為該正常狀態并接收內部信號時，該控制器進入該內部狀態。