[發(fā)明專利]無摻雜GeSn量子阱的金屬氧化物半導(dǎo)體場效應(yīng)晶體管

無效

• 申請(qǐng)?zhí)枺?/td>: 201410080145.7
• 申請(qǐng)日: 2014-03-06
• 公開（公告）號(hào): CN103811557A
• 公開（公告）日: 2014-05-21
• 發(fā)明（設(shè)計(jì)）人: 劉艷;韓根全;劉明山
• 申請(qǐng)（專利權(quán)）人: 重慶大學(xué)
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L29/10;H01L29/15;H01L29/24
• 代理公司: 重慶華科專利事務(wù)所 50123
• 代理人: 康海燕

技術(shù)領(lǐng)域

本發(fā)明涉及一種無摻雜GeSn量子阱的p型MOSFET?（Metal-oxide-semiconductor?Field-effect?Transistor：金屬氧化物半導(dǎo)體場效應(yīng)晶體管）。

背景技術(shù)

隨著集成電路技術(shù)的深入發(fā)展，晶圓尺寸的提高以及芯片特征尺寸的縮小可以滿足微型化、高密度化、高速化、高可靠性和系統(tǒng)集成化的要求。但是隨著器件特征尺寸的不斷縮小，特別是在進(jìn)入到納米尺度的范圍后，集成電路技術(shù)的發(fā)展面臨一系列物理限制的挑戰(zhàn)。根據(jù)國際半導(dǎo)體技術(shù)藍(lán)圖（International?Technology?Roadmap?for?Semiconductors，ITRS）的預(yù)測，當(dāng)集成電路技術(shù)節(jié)點(diǎn)到10納米以下的時(shí)候，傳統(tǒng)的Si材料已經(jīng)無法滿足集成電路技術(shù)進(jìn)一步發(fā)展的的需要，引入高載流子遷移率材料和器件結(jié)構(gòu)來提升MOSFET性能變得很有必要。

為解決以上問題，前人在Si材料的基礎(chǔ)上提出了不同的半導(dǎo)體材料，如SiGe，Ge，GeSn等IV族材料，GaAs、InSb等III-V族材料，采用應(yīng)變工程來提高載流子的遷移率，但是都不可避免的由于制作工藝，表面鈍化方法等問題，造成器件短溝道效應(yīng)（short-channel?effect）顯著，存在漏電電流過大，亞閾特性退化等問題，從而降低溝道載流子遷移率，影響器件性能。

理論和實(shí)驗(yàn)顯示GeSn材料具有更高的載流子遷移率。對(duì)于弛豫的GeSn材料，當(dāng)Sn的組分達(dá)到6.5%~11%的時(shí)候，GeSn就會(huì)變成直接帶隙結(jié)構(gòu)（Journal?of?Applied?Physics,?113,073707,?2013以及其中的參考文獻(xiàn)）。改變GeSn材料的應(yīng)變情況，同樣可以達(dá)到此目的。這樣載流子遷移率大大提高（Physical?Review?B,?vol.?75,?pp.?045208,?2007），從而提升MOSFET性能。

發(fā)明內(nèi)容

本發(fā)明的目的是提出一種無摻雜GeSn量子阱的p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）的結(jié)構(gòu)，提高載流子遷移率，改善器件性能。

本發(fā)明用以實(shí)現(xiàn)上述目的的技術(shù)方案如下：

本發(fā)明所提出的金屬氧化物半導(dǎo)體場效應(yīng)晶體管具有一基底、一GeSn溝道、一半導(dǎo)體層、一源極、一漏極、一絕緣介電質(zhì)薄膜、一柵電極以及兩絕緣間隙壁。

其中，基底上生長半導(dǎo)體材料，GeSn?溝道為單晶GeSn材料，半導(dǎo)體材料的禁帶寬度大于溝道GeSn?的禁帶寬度，溝道GeSn的厚度為3-15nm；所述形成價(jià)帶帶階，將空穴限制在量子阱。絕緣介電質(zhì)薄膜位于溝道上，柵電極覆蓋在絕緣介電質(zhì)薄膜上，絕緣間隙壁隔開柵與源極/漏極區(qū)域，源極和漏極材料為NiGeSn。

本發(fā)明的關(guān)鍵是，GeSn溝道無摻雜，半導(dǎo)體材料的禁帶寬度比溝道GeSn大，且形成量子阱結(jié)構(gòu)，GeSn溝道不摻雜施主或者受主雜質(zhì)，減小了載流子在溝道中的電離雜質(zhì)散射，同時(shí)結(jié)合量子阱結(jié)構(gòu)的溝道將載流子限制在其中，從而實(shí)現(xiàn)高的載流子遷移率。另外，半導(dǎo)體材料與GeSn溝道的晶格常數(shù)不同，可以形成壓應(yīng)變，性能可以進(jìn)一步改善。

附圖說明

圖1?為本發(fā)明MOSFET的截面模式圖。

圖2?為本發(fā)明MOSFET的俯視模式圖。

圖3為本發(fā)明MOSFET制造的第一步。

圖4為本發(fā)明MOSFET制造的第二步。

圖5為本發(fā)明MOSFET制造的第三步。

圖6為本發(fā)明MOSFET制造的第四步。

圖7為本發(fā)明MOSFET制造的第五步。

圖8為本發(fā)明MOSFET制造的第六步。

具體實(shí)施方式

為了更為清晰地了解本發(fā)明的技術(shù)實(shí)質(zhì)，以下結(jié)合附圖和實(shí)施例詳細(xì)說明本發(fā)明的結(jié)構(gòu)和工藝實(shí)現(xiàn)：

參見圖1和圖2所示的無摻雜GeSn量子阱的p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管10，其包括：

一基底108，采用半導(dǎo)體材料，或者絕緣體材料。

一半導(dǎo)體材料103，如可采用Ge，SiGe等，位于基底108上，其禁帶寬度比溝道GeSn大。