[發明專利]用于提高鎖步核可用性的系統和方法

有效

• 申請號: 201410080143.8
• 申請日: 2014-03-06
• 公開（公告）號: CN104035843A
• 公開（公告）日: 2014-09-10
• 發明（設計）人: S.布魯爾頓;N.S.哈斯蒂
• 申請（專利權）人: 英飛凌科技股份有限公司
• 主分類號: G06F11/16
• 分類號: G06F11/16
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 馬紅梅;徐紅燕

技術領域

本公開的某些實施例涉及在計算系統和方法中提供診斷覆蓋。更具體地，本公開的某些實施例涉及在提高鎖步（lockstep）CPU核可用性的同時在嵌入式安全相關系統及其中的方法中提供診斷覆蓋。

背景技術

用在嵌入式安全相關系統中的中央處理單元（CPU）通常包括獨立且一致地運行相同指令和數據序列的一對CPU核。所述核的輸出被實時比較，并且如果存在通常指示錯誤的不匹配的話，則能夠采取適當的動作來處理所述錯誤。然而，到由于檢測到兩個CPU核的輸出之間的差異而已經確定兩個CPU核之間的狀態差異的時候，任一CPU核的當前內部狀態可能已經顯著偏離于CPU核相關錯誤發生時的內部狀態。

傳統的嵌入式安全相關系統通過將整個系統置于重置狀態中然后重新啟動整個系統，解決了這些CPU核相關錯誤。更具體地，在傳統的系統中，系統管理器邏輯模塊一般接收核相關錯誤，然后不僅重置該對CPU核，還重置與該系統關聯的所有組件。然而，該過程一般花費相當長的時間段，在所述時間段期間，系統不可用于例如處理指令和數據或者I/O功能。例如，系統可能在幾十毫秒內不可用，這不是對安全相關控制器來說期望的情形。

其他更復雜的系統可以與用于禁用出故障的核的多數表決系統相結合使用三個或更多CPU核。然而，盡管此類系統可以提供更高的CPU核可用性，但是此類可用性以附加的面積、功率和/或成本為代價。

將期望的是，在仍然提供對CPU核處理錯誤的高效且健壯的檢測和校正的同時，在嵌入式安全相關系統中給處理數據和指令集的任務提供更高百分比的CPU核可用性。

發明內容

根據本公開的實施例，一種鎖步系統包括：主CPU核，其被配置成接收并執行任務的一個或多個指令以生成針對每個被執行的指令的第一輸出；校驗器CPU核，其被配置成接收并執行所述一個或多個指令以生成針對每個被執行的指令的第二輸出；狀態緩沖器，其被耦合到主CPU核和校驗器CPU核并且被配置成存儲主CPU核的狀態；以及比較器，其被耦合到主CPU核和校驗器CPU核并且被配置成接收針對每個被執行的指令的第一輸出和第二輸出，將第一輸出與第二輸出相比較并且如果第一輸出不匹配于第二輸出，則生成一個或多個控制信號。在一個實施例中，主CPU核和校驗器CPU核進一步被配置成接收所述一個或多個控制信號并從狀態緩沖器加載所存儲的CPU核狀態。

根據本公開的另外的實施例，一種用于提高鎖步核可用性的方法包括：將主CPU核的狀態寫入到狀態緩沖器，由主CPU核執行任務的一個或多個指令以生成針對每個被執行的指令的第一輸出，由校驗器CPU核執行所述任務的所述一個或多個指令以生成針對每個被執行的指令的第二輸出，將第一輸出與第二輸出相比較，并且如果第一輸出不匹配于第二輸出，則生成一個或多個控制信號，以及基于所述一個或多個控制信號的生成將主CPU核的狀態從狀態緩沖器加載到主CPU核和校驗器CPU核。

本公開的這些和其他優勢、方面和新特征以及其圖示實施例的細節將從下面的描述和附圖中更充分地理解。

附圖說明

圖1是根據本公開的實施例的鎖步系統的示意圖；

圖2是根據本公開的實施例的提高鎖步核可用性的方法動作的流程圖；

圖3是根據本公開的另一個實施例的提高鎖步核可用性的方法動作的流程圖；

圖4是根據本公開的另一個實施例的提高鎖步核可用性的方法動作的流程圖；以及

圖5是根據本公開的另一個實施例的提高鎖步核可用性的方法動作的流程圖。

具體實施方式

圖1是根據本公開的實施例的鎖步系統100的示意圖。該鎖步系統包括主CPU核102、校驗器CPU核104、比較器106、狀態緩沖器108和總線/高速緩存/存儲器模塊110。如所示的那樣，主CPU核102包括主CPU核狀態控制邏輯112a，并且校驗器CPU核104包括校驗器CPU核狀態控制邏輯112b。在一個實施例中，主CPU核狀態控制邏輯112a和校驗器CPU核狀態控制邏輯112b包括被實現為硬件、固件或軟件的相同的邏輯，然而本公開的范圍包括狀態控制邏輯112a和112b的不相同的實現方式，以適應例如主和校驗器CPU核102和104的不相同的版本，其可能例如需要具有不同時間延遲的狀態控制邏輯112a和112b。為了描述簡單的目的，主CPU核狀態控制邏輯112a和校驗器CPU核狀態控制邏輯112b可以共同稱為狀態控制邏輯112。