[發(fā)明專利]用于提高鎖步核可用性的系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410080143.8
• 申請(qǐng)日: 2014-03-06
• 公開（公告）號(hào): CN104035843A
• 公開（公告）日: 2014-09-10
• 發(fā)明（設(shè)計(jì)）人: S.布魯爾頓;N.S.哈斯蒂
• 申請(qǐng)（專利權(quán)）人: 英飛凌科技股份有限公司
• 主分類號(hào): G06F11/16
• 分類號(hào): G06F11/16
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 馬紅梅;徐紅燕

1.一種鎖步系統(tǒng)，包括：

主CPU核，其被配置成接收任務(wù)，所述任務(wù)包括一個(gè)或多個(gè)指令，其中所述主CPU核進(jìn)一步被配置成執(zhí)行所述一個(gè)或多個(gè)指令以生成針對(duì)每個(gè)被執(zhí)行的指令的第一輸出；

校驗(yàn)器CPU核，其被配置成接收所述任務(wù)并執(zhí)行所述一個(gè)或多個(gè)指令以生成針對(duì)每個(gè)被執(zhí)行的指令的第二輸出；

狀態(tài)緩沖器，其被耦合到主CPU核和校驗(yàn)器CPU核，所述狀態(tài)緩沖器被配置成存儲(chǔ)主CPU核的狀態(tài)；以及

比較器，其耦合到主CPU核和校驗(yàn)器CPU核，所述比較器被配置成接收針對(duì)每個(gè)被執(zhí)行的指令的第一輸出和第二輸出，將第一輸出與第二輸出相比較，并且如果第一輸出不匹配于第二輸出，則生成一個(gè)或多個(gè)控制信號(hào)，

其中，主CPU核和校驗(yàn)器CPU核進(jìn)一步被配置成接收所述一個(gè)或多個(gè)控制信號(hào)并響應(yīng)于此從狀態(tài)緩沖器加載所存儲(chǔ)的CPU核狀態(tài)。

2.根據(jù)權(quán)利要求1所述的鎖步系統(tǒng)，進(jìn)一步包括：總線/高速緩存/存儲(chǔ)器模塊，其被耦合到主CPU核和校驗(yàn)器CPU核，其中主CPU核和校驗(yàn)器CPU核進(jìn)一步被配置成從總線/高速緩存/存儲(chǔ)器模塊接收任務(wù)。

3.根據(jù)權(quán)利要求2所述的鎖步系統(tǒng)，進(jìn)一步包括：串聯(lián)耦合在總線/高速緩存/存儲(chǔ)器模塊和校驗(yàn)器CPU核之間的一個(gè)或多個(gè)第一延遲器；以及串聯(lián)耦合在主CPU核和比較器之間的一個(gè)或多個(gè)第二延遲器。

4.根據(jù)權(quán)利要求1所述的鎖步系統(tǒng)，其中主CPU核包括：主CPU核狀態(tài)控制邏輯，其被配置成在由主CPU核執(zhí)行所述一個(gè)或多個(gè)指令之前將主CPU核的狀態(tài)寫入到狀態(tài)緩沖器。

5.根據(jù)權(quán)利要求1所述的鎖步系統(tǒng)，其中主CPU核包括：主CPU核狀態(tài)控制邏輯，其被配置成基于在由主CPU核執(zhí)行所述一個(gè)或多個(gè)指令期間觸發(fā)事件的發(fā)生，將主CPU核的狀態(tài)寫入到狀態(tài)緩沖器。

6.根據(jù)權(quán)利要求1所述的鎖步系統(tǒng)，其中主CPU核包括主CPU核狀態(tài)控制邏輯，所述主CPU核狀態(tài)控制邏輯被配置成在接收到所述一個(gè)或多個(gè)控制信號(hào)時(shí)停止由主CPU核執(zhí)行所述一個(gè)或多個(gè)指令，并且校驗(yàn)器CPU核包括校驗(yàn)器CPU核狀態(tài)控制邏輯，所述校驗(yàn)器CPU核狀態(tài)控制邏輯被配置成在接收到所述一個(gè)或多個(gè)控制信號(hào)時(shí)停止由校驗(yàn)器CPU核執(zhí)行所述一個(gè)或多個(gè)指令。

7.根據(jù)權(quán)利要求6所述的鎖步系統(tǒng)，其中主CPU核狀態(tài)控制邏輯進(jìn)一步被配置成基于接收到所述一個(gè)或多個(gè)控制信號(hào)來生成讀取信號(hào)，以用于將所存儲(chǔ)的CPU核狀態(tài)從狀態(tài)緩沖器加載到主CPU核和校驗(yàn)器CPU核。

8.根據(jù)權(quán)利要求1所述的鎖步系統(tǒng)，其中主CPU核和校驗(yàn)器CPU核一致地執(zhí)行所述一個(gè)或多個(gè)指令。

9.一種用于提高鎖步核可用性的方法，包括：

將主CPU核的狀態(tài)寫入到狀態(tài)緩沖器；

由主CPU核執(zhí)行任務(wù)的一個(gè)或多個(gè)指令以生成針對(duì)每個(gè)被執(zhí)行的指令的第一輸出；

由校驗(yàn)器CPU核執(zhí)行所述任務(wù)的所述一個(gè)或多個(gè)指令以生成針對(duì)每個(gè)被執(zhí)行的指令的第二輸出；

由比較器將第一輸出與第二輸出相比較，并且如果第一輸出不匹配于第二輸出，則生成一個(gè)或多個(gè)控制信號(hào)；以及

基于所述一個(gè)或多個(gè)控制信號(hào)的生成，將主CPU核的狀態(tài)從狀態(tài)緩沖器加載到主CPU核和校驗(yàn)器CPU核。

10.根據(jù)權(quán)利要求9所述的用于提高鎖步核可用性的方法，進(jìn)一步包括由主CPU核和校驗(yàn)器CPU核從總線/高速緩存/存儲(chǔ)器模塊接收所述一個(gè)或多個(gè)指令。

11.根據(jù)權(quán)利要求10所述的用于提高鎖步核可用性的方法，進(jìn)一步包括對(duì)由校驗(yàn)器CPU核接收到的一個(gè)或多個(gè)指令進(jìn)行延遲以及對(duì)主CPU核的第一輸出進(jìn)行延遲。

12.根據(jù)權(quán)利要求9所述的用于提高鎖步核可用性的方法，進(jìn)一步包括在由主CPU核執(zhí)行所述一個(gè)或多個(gè)指令之前將主CPU核的狀態(tài)寫入到狀態(tài)緩沖器。