[發明專利]一種多端口寄存器堆存儲單元

在審

• 申請號: 201410077924.1
• 申請日: 2014-03-05
• 公開（公告）號: CN103915108A
• 公開（公告）日: 2014-07-09
• 發明（設計）人: 虞志益;張星星;李毅;熊保玉;韓軍;張章;韓軍;程旭;曾曉洋
• 申請（專利權）人: 復旦大學
• 主分類號: G11C7/18
• 分類號: G11C7/18;G11C7/00
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術領域

本發明屬于集成電路技術領域，具體涉及一種寄存器堆和隨機靜態存儲單元。

背景技術

寄存器堆是處理器中第一級存儲單元，它要求面積小，速度快，功耗小。寄存器堆的速度及功耗對處理器的性能起著決定性作用。隨著工藝的發展，處理器的工作頻率越來越高，這對寄存器文件的工作頻率和功耗提出了極大的要求。

圖1展示了傳統的6管寄存器堆存儲單元的電路結構圖。PMOS管100、101和NMOS管102、103構成了相互耦合的反相器，用于存儲一位二進制數。NMOS管104和105為存取晶體管，可以寫入或讀出一組數據。該存儲單元只能支持單端口的讀寫，這對具有超標量、流水線等功能的處理器形成了瓶頸。在多端口寄存器堆存儲單元的設計中，增加的讀端口數對存儲單元的穩定性提出了更高的要求，而傳統的存儲單元結構，隨著端口數增加，穩定性變差。

通常設計的電路結構，前仿的結果很好，但是在進行版圖布局布線后，其面積十分龐大，占用較多的布線資源。而較大的面積會導致性能變得很差，加上工藝的偏差，實際制造后，其結果與前仿的結果相差非常大。所以需要設計一種多端口寄存器堆存儲單元的布局布線方法，它不僅具有極小的面積，占用較少的布線資源，而且工藝偏差較小。

發明內容

本發明的目的在于提供一種可以有效減小制造工藝偏差以及整個寄存器堆面積和功耗，從而提高器件性能的多端口寄存器堆存儲單元。

本發明采用的寄存器堆存儲單元，由8個NMOS管和2個PMOS管構成，其中，4個NMOS管和2個PMOS管構成耦合反相器，用于存儲數據，4個NMOS管為讀寫晶體管。其電路結構如圖2所示。其中，布局布線方式為：對應于所述寄存器堆存儲單元的具有N阱，多晶硅層，有源區層，CT和M1的版圖，如圖3所示。該寄存器堆單元，具有上下對稱和左右對稱的結構。

本發明中，同一列可共用讀和寫晶體管的漏端，同一行可共用讀晶體管的柵端，如圖4、圖5所示。

本發明中，構成耦合反相器的6個晶體管只采用兩條多晶硅柵。

本發明中，耦合反相器中的兩個PMOS晶體管共用漏端有源區（OD），耦合反相器中的四個NMOS管和四個讀寫晶體管共用源端有源區（OD）。

與現有的技術相比，本發明提供的寄存器堆存儲單元的布局布線方法，具有以下的優點：耦合反相器的6個晶體管采用2條多晶硅柵，極大地減小了由于制造偏差引起的晶體管的不對稱，增加了噪聲容限；兩個PMOS管共用漏端有源區，四個NMOS管和四個寫晶體管之間共用源端有源區，減小了通孔數目，極大地縮小了單個存儲單元的面積；左右兩個存儲單元之間共用柵端及其通孔，上下兩個存儲單元之間共用有源區及其通孔，同樣不僅減小了通孔數目，而且有效縮小了整個存儲單元的面積。。

附圖說明

圖1是傳統的6管存儲單元的電路圖。

圖2是本發明的10管多端口寄存器堆存儲單元電路圖。

圖3是圖2所示的單元的N阱、有源區、多晶硅層、CT、M1的版圖。

圖4是同一行存儲單元共享讀寫晶體管柵端的版圖。

圖5是同一列存儲單元共享讀寫晶體管漏端的版圖。

具體實施方式

本發明描述了一種能夠進行多端口讀寫的寄存器堆存儲單元布局布線方式。以下為本發明的各種實施例。

圖2展示了具有4個下拉管結構的多端口寄存器堆存儲單元電路圖。耦合的反相器具有4個晶體管。同時具有四個讀寫晶體管，具有多端口讀寫的能力。

圖3展示了該存儲單元的?N阱、多晶硅層、有源區、CT和M1的版圖。區域301為N阱區，302為連接耦合反相器的多晶硅柵，有兩根。305為通孔。303為PMOS晶體管的有源區，其共用漏端，只需要一個通孔。304為NMOS晶體管的有源區，其讀寫晶體管共用源端有源區，而且有源區為一個整體。307所示為讀寫晶體管的多晶硅線。306所示為M1，只需兩跟M1連線即可連接10個晶體管。