[發明專利]半導體裝置

有效

• 申請號: 201410061291.5
• 申請日: 2014-02-24
• 公開（公告）號: CN104425581B
• 公開（公告）日: 2017-09-15
• 發明（設計）人: 原琢磨;中村和敏;小倉常雄
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L29/739
• 分類號: H01L29/739;H01L29/06
• 代理公司: 永新專利商標代理有限公司72002
• 代理人: 徐殿軍

相關申請

本申請享受以日本專利申請2013－185612號（申請日：2013年9月6日）為基礎申請的優先權。本申請通過參照該基礎申請而包括基礎申請的全部內容。

技術領域

本發明的實施方式涉及半導體裝置。

背景技術

在溝槽型IGBT（Insulated Gate Bipolar Transistor）等電力用晶體管中，為了使IE效應（載流子注入促進效應）提高，有在溝槽間的發射極層及接觸層的下方形成阻擋層的情況。但是，阻擋層有空穴難以通過、在空穴通過時產生潛透電阻（日語：もぐり抵抗）等的問題，帶來電力用晶體管的關斷時的損失的增大、及電力用晶體管的閉鎖耐量的降低。

發明內容

本發明的實施方式提供一種能夠降低具備阻擋層的電力用晶體管的關斷時的損失的半導體裝置。

根據一實施方式，半導體裝置具備具有第1面和對置于上述第1面的第2面的第1導電型的第1半導體層、和形成在上述第1半導體層的上述第1面上的第2導電型的第2半導體層。進而，上述裝置具備隔著絕緣膜形成于上述第1半導體層及第2半導體層上且在與上述第1面平行的第1方向上延伸的多個控制電極、和在上述第2半導體層的與上述第1半導體層相反的一側沿著上述第1方向交替地形成的多個上述第1導電型的第3半導體層及多個上述第2導電型的第4半導體層。進而，上述裝置具備在上述第2半導體層的上述第1半導體層側、或被上述第2半導體層包圍的位置上形成的多個上述第1導電型的第5半導體層；上述第5半導體層沿著上述第1方向相互離開而配置。

附圖說明

圖1是表示第1實施方式的半導體裝置的構造的俯視圖及剖視圖。

圖2是表示第1實施方式及其變形例的半導體裝置的構造的立體圖。

圖3是表示第1實施方式的半導體裝置的Z方向的雜質濃度分布的例子的圖。

圖4是表示第1實施方式的半導體裝置的Y方向的雜質濃度分布的例子的圖。

圖5是表示第1實施方式的變形例的半導體裝置的構造的剖視圖。

圖6是表示第2實施方式的半導體裝置的構造的剖視圖。

圖7是表示第2實施方式的半導體裝置的Y方向的雜質濃度分布的例子的圖。

具體實施方式

以下，參照附圖說明本發明的實施方式。

（第1實施方式）

圖1是表示第1實施方式的半導體裝置的構造的俯視圖及剖視圖。圖2是表示第1實施方式及其變形例的半導體裝置的構造的立體圖。本實施方式的半導體裝置作為電力用晶體管而具備溝槽型IGBT。

圖1（a）是表示本實施方式的半導體裝置的構造的俯視圖，圖1（b）和圖1（c）分別是表示沿著圖1（a）所示的I－I’線、J－J’線的剖視圖。另外，圖1（a）相當于沿著圖1（b）和圖1（c）所示的平面K的俯視圖。

圖2（a）是表示本實施方式的半導體裝置的構造的立體圖，圖2（b）是表示本實施方式的變形例的半導體裝置的構造的立體圖。圖2（a）和圖2（b）為了說明的方便，僅表示圖1（a）～圖1（c）所示的構成要素的一部分。

以下，參照圖1（a）～圖1（c）對第1實施方式的半導體裝置進行說明，在該說明中也適當參照圖2（a）和圖2（b）。

本實施方式的半導體裝置具備作為第1半導體層的例子的n－型的第1基底層11、作為第2半導體層的例子的p型的第2基底層12、多個作為第3半導體層的例子的n⁺型的發射極層（源極層）13、多個作為第4半導體層的例子的p⁺型的接觸層14、p型的集電極層（漏極層）15、n型的緩沖層16、多個作為第5半導體層的例子的n型的阻擋層17、柵極絕緣膜18、多個作為控制電極的例子的柵極電極19、絕緣膜21、柵極布線22、絕緣膜23、發射極電極24和集電極電極25。在圖2（a）中，將第1基底層11和第2基底層12的界面用虛線表示。

在本實施方式中，設第1、第2導電型分別為n型、p型，但也可以代之而設第1、第2導電型分別為p型、n型。

第1基底層11、第2基底層12、發射極層13、接觸層14、集電極層15、緩沖層16及阻擋層17例如是硅層。