[發明專利]多核高速DAC同步發送IQ調制信號的裝置及方法

在審

• 申請號: 201410054747.5
• 申請日: 2014-02-18
• 公開（公告）號: CN103763089A
• 公開（公告）日: 2014-04-30
• 發明（設計）人: 李婕;肖瀟;楊奇;李維忠
• 申請（專利權）人: 武漢郵電科學研究院
• 主分類號: H04L7/00
• 分類號: H04L7/00;H04Q11/00
• 代理公司: 北京捷誠信通專利事務所(普通合伙) 11221
• 代理人: 魏殿紳;龐炳良

技術領域

本發明涉及光通信系統，具體涉及多核高速DAC同步發送IQ調制信號的裝置及方法。

背景技術

如今，相干光通信技術迅速發展，通信系統的容量一再提升。但是，發送系統中的DAC（數字/模擬轉換）器件卻一直是系統速率提升的瓶頸。

為了提升DAC的轉換速率，通常的作法是采用2套數字芯片加多核DAC的互聯設備分別發送I路和Q路數據。這樣的方案，首先兩套DAC發送的數據之間必須進行IQ同步。其次，采用多核DAC，如一個32GS/s采樣率的DAC由4個8Gb/s采樣率的DAC核拼接而成。若每個DAC的精度為6bit/s，則DAC同數字芯片的數據接口連線多達24條，而這每套設備內部的24條數據線之間也必需達到同步才能使DAC得以正確工作，并使得該相干通信發送系統實現正常的數據發送。

因此，如何使得多路DAC在輸出數據時達到同步是該研究領域急待解決的一個難題。

發明內容

本發明所要解決的技術問題是如何實現發送IQ調制信號的多核DAC裝置同步對齊的問題。

為了解決上述技術問題，本發明所采用的技術方案是提供一種多核高速DAC同步發送IQ調制信號的裝置，包括：

第一互聯單元，其上設有第一數字芯片和第一高速多核DAC，第一互聯單元接收第一上位機發出的第一數字信號，并通過第一數字芯片和第一高速多核DAC轉換為第一模擬信號后，輸出I路數據；

第二互聯單元，其上設有第二數字芯片和第二高速多核DAC，第二互聯單元接收第二上位機發出的第二數字信號，并通過第二數字芯片和第二高速多核DAC轉換為第二模擬信號后，輸出Q路數據；

同步時鐘源，輸出兩路同步時鐘信號分別給第一、第二數字芯片和第一、第二高速多核DAC；

第一上位機向第一互聯單元發送I、Q兩路的同步控制信號，第一數字芯片將該同步控制信號采樣后輸出同步信號環回給自己，并同時輸出該同步信號的反向給第二數字芯片，第一數字芯片配置為收到同步信號為高則從地址0開始讀出發送數據，第二數字芯片配置為收到同步信號為低則從地址0開始讀出發送數據。

在上述裝置中，第一數字芯片和第一高速多核DAC之間的所有互聯線采用等長的匹配線，第一、第二高速多核DAC輸出的I、Q兩路數據也采用等長的銅軸線。

在上述裝置中，第一、第二互聯單元分別經過相互同步及內部數據間同步后，將數字信號轉換為模擬信號輸出。

在上述裝置中，第一互聯單元中連接自己和連接第二互聯單元的同步信號的信號線必須嚴格等長。

在本發明還提供了一種多核高速DAC同步發送IQ調制信號的方法，包括以下步驟：

使同步時鐘源供給兩個DAC的時鐘保持高電平狀態，在第一、第二高速多核DAC重起后再輸出正常的同步時鐘信號，使得第一、第二高速多核DAC內部狀態完全同步以便兩個DAC內部可以產生完全同步的數據；

第一上位機首先向第一互聯單元發送I、Q兩路的同步控制信號，第一數字芯片將該信號采樣后輸出同步控制信號環回給自己，并同時輸出該同步控制信號的信號的反向給第二數字芯片，第一數字芯片配置為收到同步信號為高則從地址0開始讀出發送數據，第二數字芯片配置為收到同步信號為低則從地址0開始讀出發送數據。

在上述方法中，第一、第二互聯單元分別對相應的數字芯片和多核高速DAC的多路數據通道進行同步，過程如下：

兩個高速DAC內部產生同步的PRBS7數據，相應的數字芯片在每個與相應高速DAC互聯的高速通道上發相同的PRBS7數據；

高速DAC選擇其中一個通道為基準，計算其PRBS7數據同DAC內部PRBS7數據對齊所需延時，并將其延時周期數作為整體延時周期反饋給相應的數字芯片；

高速DAC同時計算其他所有通道對齊所選基準通道所需延時，并將各自通道的延時周期數反饋給相應的數字芯片；

相應的數字芯片對每個高速通道調整相同的整體延時周期，然后分別對每個高速通道調整各自的延時周期，以最終達到所有通道數據的相位同步；

數據同步完成后將發送PRBS7數據切換回發送普通數據狀態，完成內部數據通道之間的同步。

本發明，實現了用兩套數字芯片連接高速多核DAC作為光通信系統的發送設備，數據能正確的輸入多核DAC進行轉換，實現最高達到32G/s的采樣率，并且IQ兩路數據能精準的同步發出，解決了通信系統中的一個重要難題。

附圖說明

圖1為本發明提供的多核高速DAC同步發送IQ調制信號的裝置結構示意圖。