[發(fā)明專利]多核高速DAC同步發(fā)送IQ調(diào)制信號(hào)的裝置及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410054747.5
• 申請(qǐng)日: 2014-02-18
• 公開(kāi)（公告）號(hào): CN103763089A
• 公開(kāi)（公告）日: 2014-04-30
• 發(fā)明（設(shè)計(jì)）人: 李婕;肖瀟;楊奇;李維忠
• 申請(qǐng)（專利權(quán)）人: 武漢郵電科學(xué)研究院
• 主分類號(hào): H04L7/00
• 分類號(hào): H04L7/00;H04Q11/00
• 代理公司: 北京捷誠(chéng)信通專利事務(wù)所(普通合伙) 11221
• 代理人: 魏殿紳;龐炳良

1.多核高速DAC同步發(fā)送IQ調(diào)制信號(hào)的裝置，其特征在于，包括：?

第一互聯(lián)單元，其上設(shè)有第一數(shù)字芯片和第一高速多核DAC，第一互聯(lián)單元接收第一上位機(jī)發(fā)出的第一數(shù)字信號(hào)，并通過(guò)第一數(shù)字芯片和第一高速多核DAC轉(zhuǎn)換為第一模擬信號(hào)后，輸出I路數(shù)據(jù)；?

第二互聯(lián)單元，其上設(shè)有第二數(shù)字芯片和第二高速多核DAC，第二互聯(lián)單元接收第二上位機(jī)發(fā)出的第二數(shù)字信號(hào)，并通過(guò)第二數(shù)字芯片和第二高速多核DAC轉(zhuǎn)換為第二模擬信號(hào)后，輸出Q路數(shù)據(jù)；?

同步時(shí)鐘源，輸出兩路同步時(shí)鐘信號(hào)分別給第一、第二數(shù)字芯片和第一、第二高速多核DAC；?

第一上位機(jī)向第一互聯(lián)單元發(fā)送I、Q兩路的同步控制信號(hào)，第一數(shù)字芯片將該同步控制信號(hào)采樣后輸出同步信號(hào)環(huán)回給自己，并同時(shí)輸出該同步信號(hào)的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號(hào)為高則從地址0開(kāi)始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號(hào)為低則從地址0開(kāi)始讀出發(fā)送數(shù)據(jù)。?

2.如權(quán)利要求1所述的裝置，其特征在于，第一數(shù)字芯片和第一高速多核DAC之間的所有互聯(lián)線采用等長(zhǎng)的匹配線，第一、第二高速多核DAC輸出的I、Q兩路數(shù)據(jù)也采用等長(zhǎng)的銅軸線。?

3.如權(quán)利要求1所述的裝置，其特征在于，第一、第二互聯(lián)單元分別經(jīng)過(guò)相互同步及內(nèi)部數(shù)據(jù)間同步后，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。?

4.如權(quán)利要求1所述的裝置，其特征在于，第一互聯(lián)單元中連接自己和連接第二互聯(lián)單元的同步信號(hào)的信號(hào)線必須嚴(yán)格等長(zhǎng)。?

5.多核高速DAC同步發(fā)送IQ調(diào)制信號(hào)的方法，其特征在于，包括以下步驟：?

使同步時(shí)鐘源供給兩個(gè)DAC的時(shí)鐘保持高電平狀態(tài)，在第一、第二高速多核DAC重起后再輸出正常的同步時(shí)鐘信號(hào)，使得第一、第二高速多核?DAC內(nèi)部狀態(tài)完全同步，以便兩個(gè)DAC內(nèi)部可以產(chǎn)生完全同步的數(shù)據(jù)；?

第一上位機(jī)首先向第一互聯(lián)單元發(fā)送I、Q兩路的同步控制信號(hào)，第一數(shù)字芯片將該信號(hào)采樣后輸出同步控制信號(hào)環(huán)回給自己，并同時(shí)輸出該同步控制信號(hào)的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號(hào)為高則從地址0開(kāi)始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號(hào)為低則從地址0開(kāi)始讀出發(fā)送數(shù)據(jù)。?

6.如權(quán)利要求6所述的方法，其特征在于，第一、第二互聯(lián)單元分別對(duì)相應(yīng)的數(shù)字芯片和多核高速DAC的多路數(shù)據(jù)通道進(jìn)行同步，過(guò)程如下：?

兩個(gè)高速DAC內(nèi)部產(chǎn)生同步的PRBS7數(shù)據(jù)，相應(yīng)的數(shù)字芯片在每個(gè)與相應(yīng)高速DAC互聯(lián)的高速通道上也發(fā)相同的PRBS7數(shù)據(jù)；?

高速DAC選擇其中一個(gè)通道為基準(zhǔn)，計(jì)算其PRBS7數(shù)據(jù)同DAC內(nèi)部PRBS7數(shù)據(jù)對(duì)齊所需延時(shí)，并將其延時(shí)周期數(shù)作為整體延時(shí)周期反饋給相應(yīng)的數(shù)字芯片；?

高速DAC同時(shí)計(jì)算其他所有通道對(duì)齊所選基準(zhǔn)通道所需延時(shí)，并將各自通道的延時(shí)周期數(shù)反饋給相應(yīng)的數(shù)字芯片；?

相應(yīng)的數(shù)字芯片對(duì)每個(gè)高速通道調(diào)整相同的整體延時(shí)周期，然后分別對(duì)每個(gè)高速通道調(diào)整各自的延時(shí)周期，以最終達(dá)到所有通道數(shù)據(jù)的相位同步；?

數(shù)據(jù)同步完成后將發(fā)送PRBS7數(shù)據(jù)切換回發(fā)送普通數(shù)據(jù)狀態(tài)，完成內(nèi)部數(shù)據(jù)通道之間的同步。?