[發明專利]一種半導體器件可靠性測試結構的保護電路及保護方法有效

申請號：	201410053565.6	申請日：	2014-02-17
公開（公告）號：	CN104851876B	公開（公告）日：	2018-03-20
發明（設計）人：	朱志煒	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L23/60	分類號：	H01L23/60;H02H9/00
代理公司：	北京市磐華律師事務所11336	代理人：	董巍,高偉
地址：	201203 ***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種半導體器件可靠性測試結構保護電路方法
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【說明書】：

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種半導體器件可靠性測試結構的保護電路及保護方法。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，為了提高器件密度、高性能和降低成本，半導體器件的尺寸不斷縮小，給制造和設計等諸多方面帶來很大挑戰。

伴隨超大規模集成電路（Ultra Large Scale Integrated circuit，ULSI）尺寸的不斷縮小，半導體器件CMOS中的柵極介電層尺寸也不斷的縮小，以獲得更高的性能，半導體器件可靠性測試成為衡量器件良率的重要指標。

其中，當在柵極上加恒定的電壓，使器件處于積累狀態經過一段時間后，柵極介電層就會擊穿，這期間經歷的時間就是在該條件下的壽命，也就是一般所說的與時間相關電介質擊穿（time dependent dielectric breakdown，TDDB），所述TDDB是衡量所述柵極介電層可靠性的關鍵因素之一，對于尺寸小的器件例如28nm或20nm甚至以下尤為如此。

在器件制備過程中經常包含等離子體處理的工藝步驟，所述工藝步驟可以對器件引起不良的充電損壞。保護二極管（Protection diodes，PDs）作為一種避免等離子體充電的方式得到廣泛的應用。

所述保護二極管電路的設置方式如圖1a所示，其版圖結構如圖2所示，所述二極管平行連接于柵極，提供了一種在所述工藝步驟中等離子體誘導產生的電流的另外一種泄露途徑，這樣的保護電路必須保證所述二極管不會影響器件或者電路的正常功能。

半導體器件的可靠性測試結構往往在較高的溫度下進行，例如120-150℃，在該溫度下所述二極管的泄露電流遠遠大于室溫下的泄露電流，從而影響所述可靠性測試結構測試TDDB性能的準確性。

例如選用恒電流TDDB測試方法中，在所述MOS晶體管的柵極上施加一個恒定電流偏置應力（constant-current bias stress），所述MOS晶體管處于反轉狀態下，所述晶體管同樣在所述反轉操作區域中偏置，如圖1b所示，正常情況下，在室溫時，通過所述二極管的泄露電流Ileak遠遠低于經過所述柵極的電流Ig，因為此時所述二極管具有很小的反向電流，所述二極管在室溫下不會影響正常的電學測試。

但是所述TDDB測試經常在較高的溫度下進行，甚至高于150℃，在該溫度下，所述二極管的泄露電流Ileak遠遠那大于室溫下的泄露電流，甚至和所述柵極電流Ig差不多，當在所述柵極上施加一個恒定的電流時，部分會經過所述二極管泄露，通過所述測試方法得大的TDDB的壽命是不準確的。

因此，現有技術中為了將所述等離子工藝中形成的電流釋放掉，需要添加所述保護二極管，但是所述保護二極管由于在較高溫度下具有高度泄露電流，在可靠性測試過程中會對可靠性測試結構造成影響，使測試結果不夠準確，是目前亟需解決的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在問題，提供了一種可靠性測試結構的保護電路，包括：

待測MOS器件；

串聯設置的保護二極管以及熔絲結構；

其中所述保護二極管的負極與待測MOS器件的柵極相連，所述保護二極管的正極與所述熔絲結構的一端相連，所述熔絲結構的另一端接地。

作為優選，所述待測MOS器件的源極和漏極接地。

作為優選，所述保護二極管為N型摻雜和P阱形成的PN結，或者P型摻雜和N阱形成的PN結。

作為優選，所述熔絲結構為多晶硅熔絲或者金屬熔絲。

作為優選，所述待測MOS器件為NMOS晶體管或者PMOS晶體管。