[發明專利]介質層缺陷的檢測方法和檢測裝置

有效

• 申請號: 201410052303.8
• 申請日: 2014-02-14
• 公開（公告）號: CN104851818B
• 公開（公告）日: 2017-12-22
• 發明（設計）人: 甘正浩;馮軍宏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京康信知識產權代理有限責任公司11240
• 代理人: 江舟,吳貴明

技術領域

本發明涉及半導體制造領域，具體而言，涉及一種介質層缺陷的檢測方法和檢測裝置。

背景技術

在半導體制造領域，電介質（Dielectric）扮演著重要的角色。例如，在芯片的制造中，兩個導電層之間、或者導電層與襯底之間通常設置有一個絕緣層，或者說介質層，并且被該介質層隔離的兩個導電層會通過位于刻蝕在該介質層中的通孔中的互連金屬實現互連，以達到設計目的，其中，該介質層的材料通常是電阻率較高的電介質，由于其位于兩個導電層之間、且起到隔離作用，因此也可以稱為層間電介質ILD（Inter Layer Dielectric）。此外，在同一個導電層中的兩個相鄰的金屬導體，例如兩條相鄰的導線之間也需要電介質來隔離，則該電介質可以稱為金屬間電介質IMD（Inter Metal Dielectric）。

由于ILD和IMD的存在，芯片中的導線之間不可避免地存在分布電容或者說寄生電容，分布電容不僅影響芯片中信號傳播的延時，也對芯片工作的可靠性構成威脅，例如可能產生的線路之間的串擾等，因此，為提高芯片的性能，當前的芯片制造工藝通常采用低介電常數low-k材料，例如氟或碳摻雜的硅氧化物等沉積形成介質層。

然而，與傳統的電介質的材料相比，low-k材料的密度相對較低，因此在制造過程中更容易在介質層中陷入不需要的電荷或者形成孔隙，從而在電子的隧穿效應下產生電介質泄露的問題，并破壞介質層的絕緣性能，進而造成芯片質量的下降。因此，如何在芯片出廠前對芯片成品中的介質層的缺陷進行檢測成為了一個重要的問題。針對這一問題，目前尚未提出有效的解決方案。

發明內容

本發明實施例提供了一種介質層缺陷的檢測方法和檢測裝置，以至少解決現有技術無法檢測芯片介質層中的缺陷的技術問題。

根據本發明實施例的一個方面，提供了一種介質層缺陷的檢測方法，包括：獲取MOSFET的一個或多個特性參數的第一參數值，其中，上述MOSFET的柵極包括待測介質層；在上述待測介質層的外側與上述MOSFET的源極或漏極之間加載預設電壓，其中，加載上述預設電壓的持續時間為預設時長；獲取在執行上述加載操作后的上述一個或多個特性參數的第二參數值；根據上述第一參數值與上述第二參數值判斷上述待測介質層的缺陷程度。

優選地，上述根據上述第一參數值與上述第二參數值判斷上述待測介質層的缺陷程度包括：若上述第一參數值與上述第二參數值的偏差越大，則判斷出上述缺陷程度越高；若上述第一參數值與上述第二參數值的偏差越小，則判斷出上述缺陷程度越低。

優選地，上述根據上述第一參數值與上述第二參數值判斷上述待測介質層的缺陷程度包括：根據上述第一參數值與上述第二參數值之間的差值和/或比值獲取與上述差值和/或上述比值對應的缺陷程度等級，其中，上述缺陷程度等級根據上述預設電壓和上述預設時長設置，用于表示上述待測介質層的缺陷程度。

優選地，上述在上述待測介質層的外側與上述MOSFET的源極或漏極之間加載預設電壓包括：上述待測介質層的外側連接直流電源的正極；上述MOSFET的源極或漏極通過位于上述待測介質層中的通孔中的導電體連接上述直流電源的負極。

優選地，上述MOSFET形成于待測芯片內，上述待測介質層包括層疊設置的多個電介質層，其中，上述多個電介質層中的至少一個包括在上述待測芯片的后段BEOL工藝中所形成的層間電介質和/或金屬間電介質。

優選地，上述層間電介質的介電常數小于等于第一預設閾值；和/或，上述金屬間電介質的介電常數小于等于第二預設閾值；和/或，上述多個電介質層中的每一個的厚度小于等于第三預設閾值。

優選地，上述待測介質層的缺陷包括：位于上述待測介質層中的電荷和/或孔隙；和/或，上述一個或多個特性參數包括以下至少之一：開啟電壓、飽和電流、線性區電流。

根據本發明實施例的另一方面，還提供了一種介質層缺陷的檢測裝置，包括：第一獲取單元，用于獲取MOSFET的一個或多個特性參數的第一參數值，其中，上述MOSFET的柵極包括待測介質層；加載單元，用于在上述待測介質層的外側與上述MOSFET的源極或漏極之間加載預設電壓，其中，加載上述預設電壓的持續時間為預設時長；第二獲取單元，用于獲取在執行上述加載操作后的上述一個或多個特性參數的第二參數值；判斷單元，用于根據上述第一參數值與上述第二參數值判斷上述待測介質層的缺陷程度。