[發(fā)明專利]待調(diào)度驗證的非易失性寫入緩沖器數(shù)據(jù)保留

有效

• 申請?zhí)枺?/td>: 201410045411.2
• 申請日: 2014-02-07
• 公開（公告）號: CN103985411B
• 公開（公告）日: 2017-04-12
• 發(fā)明（設(shè)計）人: K·A·考密茨;R·J·高斯;A·克利亞;D·S·艾布森;J·D·珊薩姆
• 申請（專利權(quán)）人: 希捷科技有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10
• 代理公司: 上海專利商標事務(wù)所有限公司31100
• 代理人: 何焜

1.一種方法，包括：

在非易失性（NV）緩沖器中存儲輸入寫數(shù)據(jù)，所述輸入寫數(shù)據(jù)具有相關(guān)聯(lián)的邏輯地址；

當在所述NV緩沖器中保留所述存儲的輸入寫入數(shù)據(jù)時，向NV主存儲器傳輸所述輸入寫入數(shù)據(jù)的副本；以及

在預(yù)定逝去時間間隔結(jié)束時，執(zhí)行驗證操作以驗證所述輸入寫入數(shù)據(jù)的副本成功傳輸?shù)剿鯪V主存儲器。

2.如權(quán)利要求1所述的方法，其中所述NV緩沖器是可重寫固態(tài)存儲器，以及NV主存儲器是可擦固態(tài)存儲器。

3.如權(quán)利要求2所述的方法，其中，所述可重寫固態(tài)存儲器是自旋扭矩隨機存取存儲器（STRAM）、阻抗隨機存取存儲器（RRAM）或相變隨機存取存儲器（PCRAM）中選定的一個，以及所述可擦除固態(tài)存儲器是閃速存儲器。

4.如權(quán)利要求1所述的方法，其中，響應(yīng)于在NV緩沖器中不存在與所述輸入寫入數(shù)據(jù)相關(guān)聯(lián)的中間寫入請求，執(zhí)行所述執(zhí)行步驟的寫入操作，并且其中響應(yīng)于在NV緩沖器中存在與所述輸入寫入數(shù)據(jù)相關(guān)聯(lián)的中間寫入請求，不執(zhí)行所述驗證操作。

5.如權(quán)利要求1所述的方法，進一步包括：響應(yīng)于在逝去時間間隔期間并在所述驗證操作之前接收的讀取請求，從所述NV緩沖器向主機傳輸所述輸入寫入數(shù)據(jù)的副本，并在所述驗證操作成功結(jié)束之后，實施緩存保留策略的變化以在所述NV緩存器中保留所述輸入寫入數(shù)據(jù)。

6.如權(quán)利要求5所述的方法，進一步包括：響應(yīng)于所述讀請求，向NV緩沖器傳輸空間上和/或時間上與所述輸入寫入數(shù)據(jù)相關(guān)的第二數(shù)據(jù)集，作為推測性數(shù)據(jù)出棧。

7.如權(quán)利要求1所述的方法，其中所述方法進一步包括：在預(yù)定逝去時間間隔結(jié)束之前，接收具有和在所述NV緩沖器中所述輸入寫入數(shù)據(jù)不同的關(guān)聯(lián)邏輯地址的第二輸入寫入數(shù)據(jù)集，并且對于所述第二輸入寫入數(shù)據(jù)集重復(fù)存儲，傳輸，發(fā)起和執(zhí)行步驟，以及其中對于所述NV緩沖器中的所述輸入寫入數(shù)據(jù)不執(zhí)行驗證操作。

8.如權(quán)利要求1所述的方法，進一步包括：響應(yīng)于所述輸入寫入數(shù)據(jù)時使用所選哈希函數(shù)產(chǎn)生哈希值，在NV主存儲器中存儲所述哈希值，并在隨后寫入拒絕處理中使用所存儲的哈希值，所述寫入拒絕處理涉及接收共享相關(guān)邏輯地址的第二輸入寫入數(shù)據(jù)集。

9.如權(quán)利要求1所述的方法，進一步包括：響應(yīng)于共享相關(guān)邏輯地址的輸入寫入數(shù)據(jù)集合的接收頻率，使用松散寫入處理寫入所述輸入寫入數(shù)據(jù)。

10.如權(quán)利要求1所述的方法，進一步包括：發(fā)起計時器以根據(jù)逝去時間的預(yù)選量表示預(yù)定逝去時間間隔。

11.如權(quán)利要求10所述的方法，其中，所述逝去時間的預(yù)選量經(jīng)選擇以超過和所述非易失性主存儲器相關(guān)聯(lián)的松散時間間隔。

12.如權(quán)利要求10所述的方法，其中，響應(yīng)于從主機設(shè)備收到第X訪問命令，所述計時器結(jié)束預(yù)定時間間隔，其中，X是復(fù)數(shù)整數(shù)。

13.一種裝置，包括：

非易失性（NV）的緩沖器，適于存儲具有所選邏輯地址的輸入寫入數(shù)據(jù);

寫入電路，適于當在所述NV緩沖器中保留所述存儲的輸入寫入數(shù)據(jù)時，向NV主存儲器傳輸所述輸入寫數(shù)據(jù)的副本；以及

驗證電路，適于在預(yù)定逝去時間間隔結(jié)束時，執(zhí)行驗證操作以驗證所述輸入寫入數(shù)據(jù)的副本成功傳輸?shù)剿鯪V主存儲器。

14.如權(quán)利要求13所述的裝置，其中，響應(yīng)于在逝去時間間隔期間接收具有所選邏輯地址的更新后的輸入寫入數(shù)據(jù)，所述驗證電路取消驗證操作，所述NV緩沖器存儲更新后的輸入寫入數(shù)據(jù)，以及所述寫入電路向所述NV主存儲器傳輸更新的輸入寫入數(shù)據(jù)的副本。

15.如權(quán)利要求14所述的裝置，進一步包括哈希發(fā)生器，所述哈希發(fā)生器響應(yīng)于所述更新后的輸入寫入數(shù)據(jù)產(chǎn)生哈希值，所述寫入電路在所述NV主存儲器中存儲所產(chǎn)生的哈希值。

16.如權(quán)利要求15所述的裝置，其中響應(yīng)于在所述NV主存儲器中生成的哈希值和響應(yīng)于在所述NV緩沖器中更新后的輸入寫入數(shù)據(jù)產(chǎn)生的第二產(chǎn)生的哈希值的比較，所述驗證電路對更新后的輸入寫入數(shù)據(jù)執(zhí)行驗證操作。