[發(fā)明專利]半導體器件及其制造方法

有效

• 申請?zhí)枺?/td>: 201410042866.9
• 申請日: 2014-01-29
• 公開（公告）號: CN103972291B
• 公開（公告）日: 2018-07-31
• 發(fā)明（設計）人: 可知剛
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 高科

本發(fā)明公開了一種半導體器件及其制造方法，該半導體器件具有功率MOSFET，該功率MOSFET同時實現(xiàn)低導通電阻和高擊穿電壓。先在n型襯底SUB上形成低濃度的p型外延層EP，在有源部中由多個溝道TR來界定多個有源區(qū)域AC，所述溝道TR形成于外延層EP并按第1方向延伸，且在與第1方向正交的第2方向上具有第1間隔。即形成如下的超結結構：在相鄰的溝道TR之間的外延層EP形成具有漏極偏移層作用的n型擴散區(qū)域NR，在溝道TR的側壁和n型擴散區(qū)域NR之間的外延層EP形成與溝道區(qū)域（p型擴散區(qū)域PCH）連接的p型擴散區(qū)域PR。接下來從位于有源部的端部上的溝道TR的側壁朝向外周部的外延層EP形成具有規(guī)定寬度的n型擴散區(qū)域NRE，從而提高漏極耐壓。

技術領域

本發(fā)明公開了一種半導體器件及其制造技術，特別是可適用于如具有超結結構的功率MOSFET（Power Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管）的半導體器件的技術。

背景技術

超結結構通過將窄間距的pn結單元進行周期性排列，便可同時實現(xiàn)低導通電阻和高的結擊穿電壓。但是，由于pn結單元的外周部分并非必然是周期性結構（即不再是超結結構，所以還必須考慮如何才能在pn結單元的外周部分不采用超結結構而得到高的擊穿電壓。

例如，在美國專利第2009085147號專利申請書（專利文獻1）及美國專利第2005181564號專利申請書（專利文獻2）中，公開了如下的技術，即通過與導通層為相同導電類型來形成外周部分，并通過降低外周部分的單位單元內的雜質濃度，便可容易獲得高的擊穿電壓的技術。

另外，在美國專利第2006231915號專利申請書（專利文獻3）中公開了用寬且厚的絕緣膜覆蓋外周部分以獲得高擊穿電壓的技術。

另外，在美國專利第2005181577號專利申請書（專利文獻4）中公開了不在外周部分的槽側面導入雜質以獲得高的周圍擊穿電壓的技術。

專利文獻1 美國專利第2009085147號專利申請書

專利文獻2 美國專利第2005181564號專利申請書

專利文獻3 美國專利第2006231915號專利申請書

專利文獻4 美國專利第2005181577號專利申請書

發(fā)明內容

如上述專利文獻1～專利文獻4中所公開的技術中，公開了為了使超結結構獲得穩(wěn)定的擊穿電壓而對pn結單元的外周部分的結構提供了各種方案。但是，所提出的各種方案中，都難以同時實現(xiàn)低導通電阻和高擊穿電壓的目的。而且，還存在增加了制造工序數(shù)等亟待解決的技術問題。

本發(fā)明的所述內容及所述內容以外的目的和新特征在本說明書的描述及附圖說明中寫明。

根據(jù)一實施方式，在n型襯底上形成低濃度的p型外延層，在有源部中，由形成于外延層且按第1方向延伸的多個槽來界定多個有源區(qū)域。在相鄰的槽之間的外延層形成具有功率MOSFET的漏極偏移層作用的n型擴散區(qū)域，并在槽的側壁和n型擴散區(qū)域之間的外延層形成和功率MOSFET的溝道區(qū)域連接的p型擴散區(qū)域。而且，在外延層從位于有源部端部的槽的側壁朝向外周部形成具有規(guī)定寬度的n型擴散區(qū)域。

根據(jù)一實施方式，可提供具有同時實現(xiàn)了低導通電阻和高的結擊穿電壓的功率MOSFET的半導體器件。另外，僅通過簡單的方法便可制造出所述半導體器件。

附圖說明

圖1所示的是形成第1實施方式中超結結構的功率MOSFET的半導體芯片主要部分的平面圖。

圖2所示的是將形成第1實施方式中超結結構的功率MOSFET的半導體芯片的有源部的一部分及外周部的一部分進行放大后的主要部分的平面圖（相當于圖1所示的B區(qū)域的主要部分的平面圖）。