[發明專利]制備嵌入式鍺硅外延的表面處理方法

有效

• 申請號: 201410042486.5
• 申請日: 2014-01-29
• 公開（公告）號: CN103745956A
• 公開（公告）日: 2014-04-23
• 發明（設計）人: 肖天金;邱裕明
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 陸花

技術領域

本發明涉及半導體制造領域，更具體地說，本發明涉及一種制備嵌入式鍺硅外延的表面處理方法。?

背景技術

在65納米及65納米以下半導體制造流程中，嵌入式SiGe源漏技術(EmbeddingSiGe)通過在溝道中產生單軸壓應力來提高PMOSFET的空穴遷移率，從而提高它的電流驅動能力。其原理是：通過在Si上刻蝕凹槽，選擇性地外延生長SiGe層，因SiGe晶格常數與Si不匹配，在垂直溝道方向Si晶格受到拉伸產生張應力，沿溝道方向Si晶格受到壓縮產生壓應力。此外，由于SiGe具有較小的電阻率，可提高電流驅動能力。?

在硅襯底上的凹槽形成后，常用的嵌入式SiGe制備的方法主要分為4步：1.外延前清洗(Pre-clean)；2.HCl腔體原位（in-situ）腐蝕；3.外延生長前的H₂烘烤(工藝溫度>700℃)；4.SiGe沉積(工藝溫度大約為600℃)。?

對嵌入式SiGe技術影響較大的因素包括SiGe內的Ge含量，這是因為SiGe薄膜中的應變能(應力)隨著層厚的增加而增加，當層厚超過某一臨界厚度（h_c）時，SiGe將不能形成很好的單晶結構，在生長過程中就會發生弛豫，薄膜中積累的應變會引起晶面滑移，使界面原子排列錯開，應變急劇釋放，以失配位錯或者表面起伏的形式釋放出來，在薄膜中產生大量缺陷。臨界厚度（h_c）與薄膜生長條件相關，而薄膜中Ge濃度是對薄膜生長條件影響最大的因素之一。Ge組分越大，SiGe合金薄膜臨界厚度越小。?

此外，晶體表面生長時，會受到表面能和應變能共同作用。晶體表面能具?有使表面更加平整的趨勢，而應變能則使表面更加粗糙。在生成應變SiGe時，薄膜中急劇應變，表面生長受到應變能作用，往往生成島狀的粗糙表面。因此，在生長應交SiGe材料時，既要合理控制Ge的濃度，設計薄膜生長厚度，又要嚴格控制生長條件，減少島狀生長，提高器件材料生長質量。?

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種新型的處理硅襯底上的凹槽表面的方法，使得在SiGe沉積之前得到清潔的、低缺陷和粗糙度良好的硅襯底表面,有助于形成低位錯缺陷的嵌入式SiGe。?

為了實現上述技術目的，根據本發明，提供了一種制備嵌入式鍺硅外延的表面處理方法，其包括：在半導體器件晶圓的硅襯底中形成NMOS晶體管結構和PMOS晶體管結構；并在NMOS晶體管結構上布置用于掩模的光阻，并隨后對半導體器件晶圓的硅襯底進行干法刻蝕，在PMOS晶體管結構上形成源漏凹槽；通過離子注入工藝，在源漏凹槽表面形成非晶態多晶硅層；去除用于掩模的光阻；清洗非晶態多晶硅層的表面；利用第一氣體原位腐蝕非晶態多晶硅層，露出硅襯底表面；利用第二氣體執行外延生長前的烘烤；執行SiGe沉積，形成嵌入式SiGe源漏結構。?

優選地，非晶態多晶硅層的厚度介于??????????????????????????????????????????????????之間。?

優選地，離子注入工藝使用的注入離子為Si+、N+和N2+中的一種或多種。?

優選地，離子注入工藝的溫度為零下100℃至0℃。?

優選地，通過調節離子注入工藝的注入能量、注入劑量、注入角度和注入旋轉次數，在源漏凹槽表面形成???的非晶態多晶硅層。?

優選地，所述第一氣體為HCl、Cl₂、或HCl與Cl₂的混合氣體。?

優選地，所采用的氣體為氫氣H₂。?

根據本發明的制備嵌入式鍺硅外延的表面處理方法能夠使得在SiGe沉積之前得到清潔的、低缺陷和粗糙度良好的硅襯底表面,有助于形成低位錯缺陷的?嵌入式SiGe；有利于形成低位錯缺陷的嵌入式SiGe源漏結構。?

附圖說明

結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中：?

圖1示意性地示出了根據本發明優選實施例的制備嵌入式鍺硅外延的表面處理方法的第一步驟。?

圖2示意性地示出了根據本發明優選實施例的制備嵌入式鍺硅外延的表面處理方法的第二步驟。?

圖3示意性地示出了根據本發明優選實施例的制備嵌入式鍺硅外延的表面處理方法的第三步驟。?

圖4示意性地示出了根據本發明優選實施例的制備嵌入式鍺硅外延的表面處理方法的第五步驟。?