[發(fā)明專利]用于動態(tài)電壓-頻率調(diào)節(jié)的可旁路鐘控存儲電路

有效

• 申請?zhí)枺?/td>: 201410042269.6
• 申請日: 2014-01-28
• 公開（公告）號: CN103970254B
• 公開（公告）日: 2018-04-27
• 發(fā)明（設(shè)計）人: J·C·克勞姆扎克
• 申請（專利權(quán)）人: 阿爾特拉公司
• 主分類號: G06F1/32
• 分類號: G06F1/32
• 代理公司: 北京紀凱知識產(chǎn)權(quán)代理有限公司11245
• 代理人: 趙蓉民

本申請要求2013年1月30日提交的美國專利申請No.13/754,579的優(yōu)先權(quán)，其全文通過引用合并于此。

背景技術(shù)

對數(shù)字集成電路在最小化功率消耗的同時以較高的速率運行的需求不斷增加。為了在功率消耗和跨各種應(yīng)用和運行條件的性能之間實現(xiàn)期望的平衡，有時為數(shù)字集成電路提供動態(tài)電壓-頻率調(diào)節(jié)（DVFS）能力。

在常規(guī)的動態(tài)電壓-頻率調(diào)節(jié)方案中，集成電路能夠在不同的頻率-電壓點運行。當需要更高的性能時，可以增加電壓來減少門延遲并允許增加計時頻率。當期望低功耗時，計時頻率被減小以允許電壓的減小。根據(jù)當前的輸入工作量或運行條件的變化，可以將集成電路設(shè)置成這些不同的電壓-頻率狀態(tài)。

常規(guī)的DVFS方案允許集成電路在不連續(xù)的電壓-頻率點處或在連續(xù)的電壓-頻率范圍內(nèi)運行。然而，電壓和頻率之間的關(guān)系在設(shè)計時是固定的，并且由特定的電路結(jié)構(gòu)確定。例如，考慮集成電路包含插入在兩個觸發(fā)器電路之間的組合邏輯的情形，其中當利用1.0V的電源電壓為組合邏輯供電時，組合邏輯表現(xiàn)出四納秒的傳播延遲。在該示例中，能夠運行觸發(fā)器電路的最大工作頻率被限制在250MHz。也就是說，給定電壓處的最大工作頻率完全由組合邏輯的電路結(jié)構(gòu)確定，并且更具體地由與組合邏輯相關(guān)聯(lián)的延遲確定，無論是組合邏輯的電路結(jié)構(gòu)還是與組合邏輯相關(guān)聯(lián)的延遲都無法在制造之后調(diào)節(jié)。

發(fā)明內(nèi)容

本發(fā)明通常涉及集成電路，更具體地，涉及具有動態(tài)電壓-頻率調(diào)節(jié)能力的集成電路。可以為集成電路（例如，提供有配置數(shù)據(jù)的可編程集成電路）提供插入在數(shù)據(jù)路徑中的邏輯電路。該邏輯電路可以包括如可旁路鐘控存儲元件（有時也被稱為可旁路寄存器）的時序邏輯電路和如邏輯延遲元件（例如，邏輯門、可編程互連等）的組合邏輯電路。邏輯延遲元件可以耦合在數(shù)據(jù)路徑中的每對相鄰可旁路寄存器之間。

集成電路可以運行在各種電壓-頻率狀態(tài)中。在第一狀態(tài)中，當邏輯電路以給定頻率操作時，可以用控制電路來為邏輯電路提供第一電源電壓。在第二狀態(tài)中，當邏輯電路以給定頻率操作時，可以用控制電路來為邏輯電路提供第二電源電壓。在第一狀態(tài)期間，可以將第一數(shù)量的可旁路寄存器切換至使用，而在第二狀態(tài)期間，可以將第二數(shù)量的可旁路寄存器切換至使用。

也就是說，可以通過選擇性地使能數(shù)據(jù)路徑中的適當數(shù)量的可旁路寄存器以固定的工作頻率執(zhí)行電壓調(diào)節(jié)。控制電路可以動態(tài)地從第一狀態(tài)切換為第二狀態(tài)而不必用一組新的配置數(shù)據(jù)來重新配置集成電路，并且反之亦然。通常，控制電路可以用來通過向組合邏輯電路提供可調(diào)節(jié)的電源電壓以及向時序邏輯電路提供可調(diào)節(jié)的頻率時鐘信號而實現(xiàn)動態(tài)電壓-頻率調(diào)節(jié)功能。

如果需要，集成電路可以支持多線程操作來處理帶有反饋環(huán)的邏輯電路。特別地，也可以為帶有反饋環(huán)的邏輯電路提供可旁路寄存器。在不同的多線程模式中，可以使能不同數(shù)量的可旁路寄存器來處理來自相應(yīng)數(shù)量的線程的輸入信號。通常，將更多的可旁路寄存器切換至使用可以用于以時延為代價使能更低的電壓操作（例如，可以通過多線程技術(shù)以反饋電路的固定頻率執(zhí)行電壓調(diào)節(jié)）。

根據(jù)附圖和下文的具體實施方式，本發(fā)明的進一步的特征、其本質(zhì)和各種優(yōu)勢將更加明顯。

附圖說明

圖1是根據(jù)本發(fā)明實施例的說明性可編程集成電路的圖示。

圖2是根據(jù)本發(fā)明的實施例可以利用邏輯設(shè)計系統(tǒng)來配置可編程集成電路的說明性系統(tǒng)環(huán)境的圖示。

圖3是根據(jù)本發(fā)明的實施例用于生成實現(xiàn)可編程集成電路中的定制電路設(shè)計的配置數(shù)據(jù)的邏輯設(shè)計系統(tǒng)的圖示。

圖4是根據(jù)本發(fā)明的實施例可以在邏輯設(shè)計系統(tǒng)中使用的說明性計算機輔助設(shè)計（CAD）工具的圖示。

圖5是根據(jù)本發(fā)明的實施例用于設(shè)計定制邏輯電路及執(zhí)行時序分析的說明性步驟的流程圖。

圖6是根據(jù)本發(fā)明實施例的可旁路鐘控存儲元件和組合邏輯延遲元件的說明性鏈的圖示。

圖7和圖8是根據(jù)本發(fā)明實施例的說明性可旁路鐘控存儲元件的電路圖。

圖9A、圖9B和圖9C是根據(jù)本發(fā)明的實施例示出被配置為在不同的電壓-頻率狀態(tài)中運行的圖6的可旁路鐘控存儲元件和組合邏輯延遲元件的鏈的圖示。

圖10是根據(jù)本發(fā)明的實施例示出次優(yōu)電壓-頻率調(diào)節(jié)配置的圖示。

圖11是根據(jù)本發(fā)明的實施例示出最優(yōu)電壓-頻率調(diào)節(jié)配置的圖示。

圖12是根據(jù)本發(fā)明實施例的帶有可編程除法器的說明性鎖相環(huán)（PLL）的圖示。

圖13是根據(jù)本發(fā)明實施例的說明性時鐘信號選擇電路的圖示。