[發明專利]用于動態電壓-頻率調節的可旁路鐘控存儲電路

有效

• 申請號: 201410042269.6
• 申請日: 2014-01-28
• 公開（公告）號: CN103970254B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: J·C·克勞姆扎克
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F1/32
• 分類號: G06F1/32
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民

1.一種在至少第一狀態和第二狀態中操作集成電路的方法，其中所述集成電路包括插入在數據路徑中的邏輯電路，所述方法包括：

當在所述第一狀態中操作所述集成電路時，以給定的頻率操作所述邏輯電路的同時利用具有第一電壓水平的第一電源電壓為不同于所述邏輯電路的組合邏輯電路供電，其中所述組合邏輯電路與可旁路鐘控存儲元件串聯耦合；以及

當在所述第二狀態中操作所述集成電路時，以所述給定的頻率操作所述邏輯電路的同時利用具有不同于所述第一電壓水平的第二電壓水平的第二電源電壓為所述組合邏輯電路供電，以及將所述可旁路鐘控存儲元件旁路。

2.如權利要求1所述的方法，其中所述邏輯電路包括插入在所述數據路徑中的多個可旁路鐘控存儲元件，所述方法進一步包括：

當在所述第一狀態中操作所述集成電路時，將所述多個可旁路鐘控存儲元件的第一子集切換為使用；以及

當在所述第二狀態中操作所述集成電路時，將所述多個可旁路鐘控存儲元件的不同于所述第一子集的第二子集切換至使用。

3.如權利要求1所述的方法，其中所述邏輯電路進一步包括插入在所述數據路徑中的多個可旁路鐘控存儲元件和多個組合邏輯延遲元件，所述方法進一步包括：

當在所述第一狀態中操作所述集成電路時，使能第一數量的可旁路鐘控存儲元件；以及

當在所述第二狀態中操作所述集成電路時，使能第二數量的可旁路鐘控存儲元件，其中所述第二數量大于所述第一數量，并且其中所述第二電壓水平小于所述第一電壓水平。

4.如權利要求1所述的方法，其中所述集成電路進一步包括插入在額外的數據路徑中的額外的邏輯電路，并且其中所述邏輯電路和所述額外的邏輯電路各自都包括相應的多個可旁路寄存器電路和組合邏輯延遲元件，所述方法進一步包括：

使能所述數據路徑中的一部分所述可旁路寄存器電路，從而使所述數據路徑呈現出給定的數據路徑時延；以及

使能所述額外的數據路徑中的一部分所述可旁路寄存器電路，從而使所述額外的數據路徑呈現出所述給定的數據路徑時延，其中與所述數據路徑相關聯的所述組合邏輯延遲元件呈現出和與所述額外的數據路徑相關聯的所述組合邏輯延遲元件的延遲不相同的延遲。

5.如權利要求1所述的方法，其中所述邏輯電路包括插入在所述數據路徑中的時序邏輯電路和組合邏輯電路，所述方法進一步包括：

將所述第一電源電壓和所述第二電源電壓中所選擇的一個提供給所述組合邏輯電路；以及

將所述給定的頻率的時鐘信號提供給所述時序邏輯電路。

6.如權利要求1所述的方法，進一步包括：當用所述第一電源電壓為所述組合邏輯電路供電時，以不同于所述給定的頻率的另一頻率操作所述邏輯電路。

7.如權利要求1所述的方法，進一步包括：在所述第一狀態和所述第二狀態之間動態切換，而不使用新的配置數據組來重新配置所述集成電路。

8.一種集成電路，其包括：

數據路徑輸入端；

數據路徑輸出端；

插入在所述數據路徑輸入端和所述數據路徑輸出端之間的多個可旁路鐘控存儲元件；

在多個電壓水平操作的組合邏輯延遲元件，其中所述組合邏輯延遲元件耦合在所述多個可旁路鐘控存儲元件中的給定的一對可旁路鐘控存儲元件之間。

9.如權利要求8所述的集成電路，進一步包括：多個組合邏輯延遲元件，每個組合邏輯延遲元件都耦合在所述多個可旁路鐘控存儲元件中的至少相應的一對相鄰的可旁路鐘控存儲元件之間。

10.如權利要求9所述的集成電路，進一步包括：向所述多個組合邏輯延遲元件提供可調節的電源電壓的控制電路。

11.如權利要求9所述的集成電路，進一步包括:向所述多個可旁路鐘控存儲元件提供可調節的時鐘信號的控制電路。