[發明專利]一種集成電路及其制造方法

有效

• 申請號: 201410037719.2
• 申請日: 2014-01-26
• 公開（公告）號: CN104810364B
• 公開（公告）日: 2018-03-30
• 發明（設計）人: 黃河;克里夫·德勞利
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L21/77
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,趙禮杰

1.一種集成電路，其特征在于，包括半導體襯底和位于所述半導體襯底上的至少兩個依次串連、共享源漏極的晶體管，還包括設置于相鄰的兩個所述晶體管的共享源漏極上方、柵極之間的密閉腔體；其中，位于首端的晶體管的源極與源極引入互連件接觸相連，位于尾端的晶體管的漏極與漏極引出互連件接觸相連，所述密閉腔體的頂部由位于所述半導體襯底上的覆蓋絕緣層所覆蓋，所述覆蓋絕緣層內具有位于所述密閉腔體上方的釋放通孔，所述釋放通孔通過密封塞密封。

2.如權利要求1所述的集成電路，其特征在于，所述源極引入互連件、所述漏極引出互連件與所述密封塞為同一材料。

3.如權利要求1所述的集成電路，其特征在于，所述源極引入互連件和所述漏極引出互連件的材料為鎢。

4.如權利要求1所述的集成電路，其特征在于，所述晶體管的源極、漏極以及柵極的上方形成有金屬硅化物。

5.如權利要求1所述的集成電路，其特征在于，所述半導體襯底為單晶硅襯底。

6.如權利要求1所述的集成電路，其特征在于，所述半導體襯底為絕緣體上硅襯底，包括埋入式絕緣層和位于所述埋入式絕緣層上方的第一襯底以及位于所述埋入式絕緣層下方的第二襯底。

7.如權利要求6所述的集成電路，其特征在于，所述晶體管的底部由所述埋入式絕緣層所隔離。

8.如權利要求6所述的集成電路，其特征在于，在所述絕緣體上硅襯底中，所述第一襯底和所述第二襯底的材料為單晶硅，所述埋入式絕緣層的材料為含硅介質材料。

9.如權利要求8所述的集成電路，其特征在于，所述埋入式絕緣層的材料包括氧化硅和氮化硅中的至少一種。

10.如權利要求1所述的集成電路，其特征在于，所述半導體襯底包含底部介電層。

11.一種集成電路的制造方法，其特征在于，所述方法包括：

步驟S101：提供半導體襯底，在所述半導體襯底內形成至少兩個依次串聯、源漏極共享的晶體管；

步驟S102：在相鄰的兩個所述晶體管的共享源漏極之上、柵極之間形成犧牲介質層；

步驟S103：形成覆蓋所述犧牲介質層、所述晶體管的柵極、位于首端的晶體管的源極以及位于尾端的晶體管的漏極的覆蓋絕緣層；

步驟S104：在所述覆蓋絕緣層內形成位于所述犧牲介質層上方的釋放通孔；

步驟S105：通過所述釋放通孔將所述犧牲介質層去除，以形成具有開口的腔體；

步驟S106：在所述釋放通孔內形成密封塞，以形成密閉腔體；

步驟S107：在所述覆蓋絕緣層內形成與位于首端的所述晶體管的源極相連的源極引入互連件以及與位于尾端的所述晶體管的漏極相連的漏極引出互連件。

12.如權利要求11所述集成電路的制造方法，其特征在于，在所述步驟S101與所述步驟S102之間還包括步驟S1012：

在所述晶體管的源極、漏極以及柵極的上方形成金屬硅化物。

13.如權利要求11所述集成電路的制造方法，其特征在于，所述源極引入互連件、所述漏極引出互連件與所述密封塞為同一材料。

14.一種集成電路的制造方法，其特征在于，所述方法包括：

步驟T101：提供半導體襯底，在所述半導體襯底內形成至少兩個依次串聯、源漏極共享的晶體管；

步驟T102：在相鄰的兩個所述晶體管的共享源漏極之上、柵極之間形成犧牲介質層；

步驟T103：形成覆蓋所述犧牲介質層、所述晶體管的柵極、位于首端的晶體管的源極以及位于尾端的晶體管的漏極的覆蓋絕緣層；

步驟T104：在所述覆蓋絕緣層內形成位于所述犧牲介質層上方的釋放通孔以及位于所述位于首端的晶體管的源極與位于所述位于尾端的晶體管的漏極的上方通孔；

步驟T105：通過所述釋放通孔將所述犧牲介質層去除，以形成具有開口的腔體；

步驟T106：在所述釋放通孔內形成密封塞以形成密閉腔體，并在所述通孔內形成與所述位于首端的晶體管的源極相連的源極引入互連件以及與所述位于尾端的晶體管的漏極相連的漏極引出互連件。

15.如權利要求14所述集成電路的制造方法，其特征在于，在所述步驟T101與所述步驟T102之間還包括步驟T1012：

在所述晶體管的源極、漏極以及柵極的上方形成金屬硅化物。