[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201410035087.6
• 申請日: 2014-01-24
• 公開（公告）號: CN104810262B
• 公開（公告）日: 2017-11-14
• 發明（設計）人: 韋慶松;于書坤
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/8238
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,趙禮杰

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術

在半導體技術領域中，對于高k金屬柵極技術而言，金屬柵極是性能和良率提升的最重要的因素之一。與多晶硅柵極相比，金屬柵極具有很多優點，其中最重要的優點是金屬柵極不存在多晶硅消耗問題。

金屬柵極的高度和均一度對于器件的性能和良率至關重要。高度太低或均一度太差的金屬柵極，將導致不穩定的功函數并影響器件性能。柵極高度的不一致對局部失配有不利影響。初始的偽柵極高度受版圖間距和離子注入傾角的限制。因此，為了增加金屬柵極的高度，需要減小金屬柵極在對層間介電層（ILD）和金屬柵極（MG）進行CMP的過程中的損失。在后金屬柵極技術中，柵極硬掩膜中的氮化硅需要被保留到應力臨近技術（SPT）的步驟以保護偽柵極的側翼使其免于生長鍺硅（SiGe）或硅化鎳（NiSi）。考慮鍺硅（SiGe）或硅化鎳（NiSi）的破壞，在應力臨近技術的工藝步驟中去除大的柵極區域的所有柵極硬掩膜（主要指SiN）是困難的。尤其對于大NMOS而言，其柵極硬掩膜中的氮化硅由于在鍺硅濕法工藝中鍺硅遮蔽層中氮化硅的保護作用而變得更厚。由于化學機械拋光（CMP）的選擇比的限制，這些在應力臨近技術工藝步驟后保留在大NMOS的偽柵極上的柵極硬掩膜，需要在對層間介電層進行CMP的過程中進行大量的過拋光以去除，此時會導致最終的柵極高度的嚴重降低。否則，在大NMOS的柵極區域會殘留有柵極硬掩膜，這些殘留的柵極硬掩膜將阻礙大NMOS的偽柵極（一般為多晶硅）的去除，進而導致整個半導體器件（例如SRAM）的良率的下降。因此，金屬柵極的最終高度與大NMOS的柵極硬掩膜的去除之間的窗口往往非常小。

下面，結合圖1A至圖1D簡要介紹一下現有技術中存在的上述問題。圖1A至1D示出了現有技術中的一種半導體器件的制造方法的相關步驟形成的圖形的示意性剖面圖。其中，在圖1D中，圖1D-1為采用過拋光對層間介電層進行CMP后形成的圖形的示意圖，圖1D-2為對層間介電層進行CMP后因拋光不足導致大NMOS上方存在柵極硬掩膜殘留的圖形的示意圖。

該半導體器件的制造方法，包括如下步驟：

步驟E1：提供半導體襯底100，在所述半導體襯底100上形成NMOS和PMOS的偽柵極101、柵極硬掩膜102、間隙壁103以及位于所述間隙壁103兩側的主側壁104，如圖1A所示。其中，NMOS包括大NMOS，如圖1A所示。

其中，大NMOS是指在半導體器件中比其他NMOS尺寸大的NMOS；與此類似，大PMOS是指在半導體器件中比其他PMOS尺寸大的PMOS。在本步驟中，還可以包括在半導體襯底100上進行LDD、形成NMOS和PMOS的源極和漏極、以及形成金屬硅化物的步驟，在此并不進行限定。

其中，柵極硬掩膜102的材料一般為氮化硅（SiN）。主側壁104可以包括第一主側壁和位于其外側的第二主側壁，其中，第一主側壁的材料為氧化硅，第二主側壁的材料為氮化硅。

示例性地，半導體襯底100選用單晶硅襯底。該半導體襯底100上還可以包括淺溝槽隔離、阱區等結構，此處并不對此進行限定。

步驟E2：進行應力臨近技術（SPT）。經過SPT，形成的圖形一般如圖1B所示，在大NMOS上存在殘留的柵極硬掩膜102’。

步驟E3：在半導體襯底100上形成層間介電層105，如圖1C所示。

由于殘留的柵極硬掩膜102’的存在，層間介電層105位于大NMOS上方的部分一般高于其他區域，如圖1C所示。

步驟E4：對層間介電層105進行CMP（化學機械拋光），如圖1D所示。

如果對層間介電層105進行過拋光，則如圖1D-1所示，偽柵極會被去除很大的高度，這將導致最終形成的金屬柵極的高度被嚴重降低。此時因最終的柵極高度的嚴重降低，會導致最終制得的半導體器件的性能嚴重下降甚至無法滿足要求。

如果對層間介電層105進行CMP的過程中拋光不足，則會導致大NMOS上方仍存在殘留的柵極硬掩膜102’，如圖1D-2所示。此時，殘留的柵極硬掩膜102’將在后續步驟中阻礙大NMOS的偽柵極的去除，導致整個半導體器件的良率的下降。

由此可見，在現有的半導體器件的制造方法中，柵極高度與大NMOS上方的殘留的柵極硬掩膜的去除之間存在矛盾，往往導致柵極高度過低，或難以保證柵極高度的均一性和功函數的穩定，嚴重影響了半導體器件的性能和良率。因此，為解決以上問題，有必要提出一種新的半導體器件的制造方法。

發明內容