[發明專利]半導體器件設計方法和導電凸塊圖案增強方法

有效

• 申請號: 201410032860.3
• 申請日: 2014-01-23
• 公開（公告）號: CN104657532B
• 公開（公告）日: 2018-07-27
• 發明（設計）人: 王姿予;吳偉誠;許國經;侯上勇;鄭心圃
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;孫征

本發明公開了半導體器件設計方法和導電凸塊圖案增強方法。在一些實施例中，設計半導體器件的方法包括：設計導電凸塊圖案設計；以及對導電凸塊圖案設計執行導電凸塊圖案增強算法以產生增強的導電凸塊圖案設計。基于增強的導電凸塊圖案設計來設計布線圖案。對布線圖案執行設計規則檢查（DRC）程序。

技術領域

本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件的設計方法。

背景技術

半導體器件用于各種電子應用中，諸如個人計算機、手機、數碼相機和其他電子設備。通常通過在半導體襯底上方依次沉積絕緣或介電層、導電層以及半導體材料層且使用光刻來圖案化各個材料層以在其上形成電路部件和元件而制造半導體器件。

通常在單個半導體晶圓上制造數十或數百個集成電路。通過沿著劃線切割集成電路來單一化各個管芯。例如，隨后以多芯片模塊或其他類型的封裝方式來單獨封裝各個管芯。

半導體工業通過不斷減小最小部件尺寸而不斷提高各種電子部件（例如，晶體管、二極管、電阻器、電容器等）的集成度，這允許更多部件被集成到指定區域內。在一些應用中，這些更小的電子部件還需要比之前的封裝利用更小面積的更小封裝。

晶圓級封裝（WLP）和襯底上晶圓上芯片（CoWoS）封裝方式是正在發展中的更小封裝類型的一些實例。

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種設計半導體器件的方法，所述方法包括：設計導電凸塊圖案設計；對所述導電凸塊圖案設計執行導電凸塊圖案增強算法以創建增強的導電凸塊圖案設計；基于所述增強的導電凸塊圖案設計來設計布線圖案；以及對所述布線圖案執行設計規則檢查（DRC）程序。

在該方法中，對所述導電凸塊圖案設計實時執行所述導電凸塊圖案增強算法。

該方法還包括：在設計所述布線圖案之前，對所述增強的導電凸塊圖案設計執行測試。

在該方法中，如果通過所述測試，則設計所述布線圖案。

在該方法中，對所述導電凸塊圖案設計實時執行所述導電凸塊圖案增強算法，并且如果所述測試失敗，則所述方法包括重復設計所述導電凸塊圖案設計。

該方法還包括：創建所述布線圖案的工廠存儲記錄。

該方法還包括：對所述布線圖案執行測試。

在該方法中，如果通過所述測試，則創建所述布線圖案的工廠存儲記錄。

在該方法中，如果所述測試失敗，則所述方法包括重復設計所述導電凸塊圖案設計、執行所述導電凸塊圖案增強算法和/或設計所述布線圖案。

在該方法中，所述導電凸塊圖案增強算法包括：輸入所述導電凸塊圖案設計的多個坐標；計算所述導電凸塊圖案設計的有效導電凸塊圖案密度；模擬所述導電凸塊圖案設計的導電凸塊高度；以及識別熱點以創建所述導電凸塊圖案設計的圖案增強引導。

根據本發明的另一方面，提供了一種增強半導體器件的導電凸塊圖案的方法，包括：輸入所述導電凸塊圖案設計的多個坐標；計算所述導電凸塊圖案設計的有效導電凸塊圖案密度；模擬所述導電凸塊圖案設計的導電凸塊高度；以及識別熱點以創建所述導電凸塊圖案設計的圖案增強引導。

在該方法中，所述導電凸塊圖案包括用于多個導電凸塊的圖案，其中，輸入所述導電凸塊圖案的多個坐標包括：以（x_i，y_i）格式輸入所述導電凸塊圖案中的多個導電凸塊的每一個的多個坐標，并且i是所述多個所述導電凸塊的每一個導電凸塊的編號。

在該方法中，計算所述有效導電凸塊圖案密度包括：選擇導電凸塊區域；