[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201410032408.7
• 申請日: 2014-01-23
• 公開（公告）號: CN104810325B
• 公開（公告）日: 2018-11-16
• 發明（設計）人: 黃河;李海艇;克里夫·德勞利
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8239
• 分類號: H01L21/8239
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;趙禮杰

1.一種半導體器件的制造方法，其特征在于，所述方法包括：

步驟S101：提供包括半導體襯底、位于所述半導體襯底的內核陣列區以及外圍區的晶體管、位于所述半導體襯底上的層間介電層、位于所述層間介電層內的用于連接磁隧道結的第一金屬插塞、以及位于所述層間介電層之上的金屬間介電層的前端器件；

步驟S102：在所述金屬間介電層上形成第一介電阻擋層，形成貫穿所述第一介電阻擋層與所述金屬間介電層并連接所述第一金屬插塞的第二金屬插塞；

步驟S103：形成覆蓋所述第一介電阻擋層的第二介電阻擋層，并在所述第二介電阻擋層內形成位于所述第二金屬插塞上方的接觸孔；

步驟S104：在所述接觸孔內形成連接所述第二金屬插塞的導電連接層；

步驟S105：在所述第二介電阻擋層上形成位于所述導電連接層上方并與所述導電連接層相連接的磁隧道結，所述磁隧道結包括依次層疊的磁隧道結材料、第一導電硬掩膜層和第二導電硬掩膜層；

其中，在步驟S104中和步驟S105中形成所述第一導電硬掩膜層和所述第二導電硬掩膜層的工藝與標準CMOS工藝的后段制程兼容。

2.如權利要求1所述的半導體器件的制造方法，其特征在于，所述步驟S105包括：

步驟S1051：在所述第二介電阻擋層上依次形成磁隧道結材料層、第一導電硬掩膜層和第二導電硬掩膜層；

步驟S1052：對所述第二導電硬掩膜層進行刻蝕，保留所述第二導電硬掩膜層位于所述導電連接層上方的部分；

步驟S1053：以所述第二導電硬掩膜層被保留的部分為掩膜，對所述第一導電硬掩膜層和所述磁隧道結材料層進行刻蝕，以形成位于所述導電連接層上方并與所述導電連接層相連接的磁隧道結。

3.如權利要求2所述的半導體器件的制造方法，其特征在于，在所述步驟S1053中，對所述磁隧道結材料層進行刻蝕所采用的方法為等離子體刻蝕。

4.如權利要求2所述的半導體器件的制造方法，其特征在于，所述第一導電硬掩膜層的材料包括Ta或Ti；所述第二導電硬掩膜層的材料包括TiN或TaN。

5.如權利要求2所述的半導體器件的制造方法，其特征在于，在所述步驟S1052中，在對所述第二導電硬掩膜層進行刻蝕時采用可灰化硬掩膜進行。

6.如權利要求2所述的半導體器件的制造方法，其特征在于，在所述步驟S1051中，形成所述磁隧道結材料層的方法為物理氣相沉積法。

7.如權利要求2所述的半導體器件的制造方法，其特征在于，在所述步驟S1053中，對所述磁隧道結材料層的刻蝕停止于所述第二介電阻擋層的上方或停止于所述第一介電阻擋層的上方。

8.如權利要求1至7任一項所述的半導體器件的制造方法，其特征在于，所述步驟S102包括：

步驟S1021：在所述金屬間介電層上形成第一介電阻擋層；

步驟S1022：在所述第一介電阻擋層上依次沉積可灰化硬掩膜和氮氧化硅薄膜；

步驟S1023：利用所述可灰化硬掩膜和所述氮氧化硅薄膜作為掩膜進行刻蝕，在所述金屬間介電層內刻蝕形成過孔，剝離所述可灰化硬掩膜和所述氮氧化硅薄膜；

步驟S1024：在所述過孔內沉積阻擋層材料和金屬材料并進行CMP處理，以形成所述第二金屬插塞。

9.如權利要求1至7任一項所述的半導體器件的制造方法，其特征在于，所述第一介電阻擋層和所述第二介電阻擋層的材料為氮化硅。

10.如權利要求1至7任一項所述的半導體器件的制造方法，其特征在于，所述步驟S104包括：

步驟S1041：在所述第二介電阻擋層上沉積導電薄膜以完全覆蓋所述接觸孔；

步驟S1042：通過CMP去除所述導電薄膜位于所述第二介電阻擋層之上的部分，以形成所述導電連接層。