[發明專利]三維半導體元件

在審

• 申請號: 201410029570.3
• 申請日: 2014-01-22
• 公開（公告）號: CN104795103A
• 公開（公告）日: 2015-07-22
• 發明（設計）人: 陳士弘
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: G11C16/06
• 分類號: G11C16/06;H01L27/11556;H01L27/11582
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種三維半導體元件，包括：多層存儲器層(memory layers)，垂直疊層于一襯底上且存儲器層是相互平行的；多條選擇線(selection lines)，位于存儲器層上方，且選擇線是相互平行的；多條位線(bit lines)，位于選擇線上方，且位線是相互平行并垂直于選擇線；多條串行(strings)垂直于存儲器層和選擇線，且串行被電性連接至對應的選擇線；多個存儲單元(cells)分別由串行、選擇線和位線所定義，且存儲單元是排列為多列(rows)及多行(columns)，其中位線是平行于一行方向，而選擇線是平行于一列方向。其中，同一行中相鄰的存儲單元被電性連接至不同的位線。

技術領域

本發明是有關于一種三維半導體元件，且特別是有關于一種操作快速的垂直通道式三維半導體元件。

背景技術

非易失性存儲器元件在設計上有一個很大的特性是，當存儲器元件失去或移除電源后仍能保存數據狀態的完整性。目前業界已有許多不同型態的非易失性存儲器元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含存儲單元的存儲器平面的疊層以達到具有更高儲存容量的存儲器結構。例如已有一些多層薄膜晶體管疊層的與非門(NAND)型閃存結構被提出。相關業者已經提出各種不同結構的三維存儲器元件，例如具單柵極(Single-Gate)的存儲單元、雙柵極(double gate)的存儲單元，和環繞式柵極(surrounding gate)的存儲單元等三維存儲器元件。

相關設計者無不期望可以構建出一三維存儲器結構，不僅具有許多層疊層平面(存儲器層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的數據保存可靠性和操作速度)，使存儲器結構可以被穩定和快速的如進行擦除和編程等操作。再者，NAND型閃存的頁(Page)尺寸是與位線數目成比例。因此當元件尺寸縮小，不僅是成本降低，其平行操作的增加也提高了元件的讀寫速度，進而達到更高的數據傳輸速度。以一般的三維垂直通道式存儲器元件為例，其具有更大的通孔尺寸可降低工藝上的困難度。但越大的存儲單元尺寸會造成較少的位線數目，較少的平行操作以及較慢的數據讀寫速度。而傳統的存儲單元設計，一般是以一條選擇線對同一列的存儲單元進行選取，且同一行的存儲單元是對應一條位線。以16個存儲單元串行(cell strings)排列成4行和和4列，并具有4條位線為例和4條選擇線，每個存儲單元串行是對應一條位線和一條選擇線(如SSL1／2／3／4)。如欲讀取所有存儲單元的數據，需選取選擇線SSL1該列四個串行數據，之后依序選取選擇線SSL2、SSL3和SSL4以獲得另外12個串行數據。必須循環操作4次，利用選擇線SSL1／2／3／4的選取，才能讀取所有串行數據。再者，當選擇線SSL1被選取和進行操作時，其他對應選擇線SSL2／3／4的存儲單元串行也被施以相同的柵極偏壓，而使柵極受到干擾。此外，非選取串行(non-selected strings)也具有柵極偏壓表示有不需要的功率消耗(power consumption)存在。因此，傳統的存儲單元設計不僅具有較低的操作速度，更具有較大的功率消耗和干擾。

發明內容

本發明是有關于一種三維半導體元件。根據實施例的三維半導體元件，所有的存儲單元可被同時讀取，而可提高操作速度。再者，依據實施例的三維半導體元件其頻帶寬度(bandwidth)擴大，功率消耗(power consumption)下降，且讀取存儲單元時相鄰存儲單元之間的干擾亦可減少。