[發(fā)明專利]普通LOGIC工藝中大單位容值電容的制作方法

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• 申請(qǐng)?zhí)枺?/td>: 201410025926.6
• 申請(qǐng)日: 2014-01-20
• 公開（公告）號(hào): CN103762157A
• 公開（公告）日: 2014-04-30
• 發(fā)明（設(shè)計(jì)）人: 賈金輝;徐躍江;岳云;奚谷楓
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫紫芯集成電路系統(tǒng)有限公司
• 主分類號(hào): H01L21/02
• 分類號(hào): H01L21/02
• 代理公司: 無(wú)錫華源專利事務(wù)所(普通合伙) 32228
• 代理人: 林弘毅;聶漢欽

技術(shù)領(lǐng)域

本發(fā)明涉及大單位容值電容的制作，尤其針對(duì)一些不支持MIM電容的工藝中，同時(shí)對(duì)單位容值有較高要求的芯片制作中。

背景技術(shù)

目前少數(shù)工藝中提供MIM（metal-insulator-metal）電容，但是這需要額外增加一層MASK（光罩），這樣就不僅增加了MASK一次性制作成本，而且對(duì)于WAFER（晶片）的價(jià)格都會(huì)造成3%～8%不等的成本增加。對(duì)于目前價(jià)格競(jìng)爭(zhēng)日益激烈的芯片市場(chǎng)來(lái)說(shuō)，MIM制作的電容絕對(duì)不是最佳途徑。另外一些工藝提供MOM（metal-oxide-metal）電容，或者需要芯片設(shè)計(jì)者自己設(shè)計(jì)MOM電容。但是單純的MOM電容單位容值較低，對(duì)于需要大電容的電路設(shè)計(jì)情況，就必須增加MOM電容面積來(lái)提高電容值，從而增加了整體芯片面積，這也會(huì)增加芯片制作成本。

發(fā)明內(nèi)容

本發(fā)明旨在解決目前很多工藝中不支持MIM電容以及MOM單位容值過小的問題，提供一種目前絕大部分普通LOGIC工藝中，對(duì)于大單位容值電容的制作方法，該方法不需要額外增加MASK，僅僅是利用已有的MASK制作出最大單位容值的電容。采用該方法制作的電容，經(jīng)過嚴(yán)格仿真之后，不僅能保證精確的容值，而且電容值的溫度特性也非常穩(wěn)定。

本發(fā)明的技術(shù)方案如下：

一種普通LOGIC工藝中大單位容值電容的制作方法，在MOM電容的基礎(chǔ)上增加MOS管的電容。

MOM電容用工藝最小尺寸設(shè)計(jì)金屬插指，即MOM所用金屬線寬度為工藝所限定的最小尺寸。MOM電容由多層金屬按插指結(jié)構(gòu)布局，不同金屬層形成的MOM電容的布局完全相同，包括金屬位置和插指走向。MOS管為PMOS管。MOM電容與MOS管的電容兩者為垂直結(jié)構(gòu)，MOS管的電容位于MOM電容下方。MOS管的源極和漏極相連構(gòu)成電容一端，柵極構(gòu)成電容另一端；MOM電容的兩端分別與MOS管的電容的兩端相連，組成并聯(lián)架構(gòu)。

本發(fā)明的有益技術(shù)效果是：

本發(fā)明可以在特定工藝中，在不增加MASK情況下，制作出單位容值最大的電容。使用本發(fā)明，可以在保證芯片功能的情況下，明顯降低芯片的生產(chǎn)成本。

附圖說(shuō)明

圖1是單層金屬層構(gòu)成的MOM電容架構(gòu)。

圖2是兩層金屬構(gòu)成的MOM金屬版圖。

圖3是PMOS電容和MOM電容電路示意圖。

圖4是本發(fā)明電容版圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式做進(jìn)一步說(shuō)明。

目前很多LOGIC工藝中不支持MIM電容，因此對(duì)于想在LOGIC工藝中制作電容提出挑戰(zhàn)。另外即使是支持MIM電容的工藝，也由于需要額外增加一層MASK制作MIM電容，從而導(dǎo)致制造成本上升，芯片的成本競(jìng)爭(zhēng)力明顯下降。在一些LOGIC工藝中，已有MOM的解決方法。該方法主要是通過同層兩根金屬線之間的氧化層（OXIDE）來(lái)產(chǎn)生電容。但是該方法產(chǎn)生的電容單位容值較低，對(duì)于需要大容值電容的場(chǎng)合，只能通過增加電容面積來(lái)實(shí)現(xiàn)，這樣就增加了芯片面積，使得芯片成本上升。

本發(fā)明為一種在普通工藝中盡量做出大容值電容的方法，包括上層用金屬插指制作的MOM電容以及位于MOM電容下方的用MOS管做的MOSCAP電容。MOM電容A、B兩端分別和MOSCAP電容A、B兩端相連，組成電容的并聯(lián)形式增加單位容值。

上述MOM電容需要用工藝規(guī)定的最小尺寸設(shè)計(jì)金屬插指寬度，采用這種方法獲得的單位面積電容值可以達(dá)到最大。進(jìn)一步，可以使用多層金屬層疊的方法獲取更大的單位面積電容值。對(duì)于多層金屬層疊，每層金屬都采用工藝規(guī)定的最小尺寸設(shè)計(jì)金屬插指寬度。設(shè)計(jì)完的隔層插指金屬電容，通過各金屬層之間的過孔分別連接金屬電容A、B兩端，達(dá)到電容并聯(lián)的目的。

下面舉例說(shuō)明針對(duì)一層金屬時(shí)，MOM電容的版圖制作方法，如圖1所示，其中金屬線為金屬1層。金屬線寬度L采用工藝最小尺寸，金屬線之間寬度W采用工藝允許最小寬度。兩個(gè)金屬塊的A、B端構(gòu)成MOM電容的A、B兩端。

如果工藝用到多層金屬，例如兩層金屬情況，MOM電容版圖如圖2所示，其中增加了金屬2層，金屬2層的版圖與圖1中的金屬1層版圖完全相同。金屬1和金屬2之間用過孔連接，從而將金屬1形成的MOM電容與金屬2形成的MOM電容并聯(lián)起來(lái)，達(dá)到增加單位面積電容值的目的。針對(duì)3層或者3層以上的金屬層，設(shè)計(jì)方法與圖2所示相同，只需繼續(xù)疊加可用的金屬層即可。