[發(fā)明專利]半導(dǎo)體裝置結(jié)構(gòu)及形成CMOS集成電路結(jié)構(gòu)的方法

無效

• 申請?zhí)枺?/td>: 201410025455.9
• 申請日: 2014-01-20
• 公開（公告）號: CN103943622A
• 公開（公告）日: 2014-07-23
• 發(fā)明（設(shè)計）人: S·弗萊克豪斯基;R·里克特;R·博施克
• 申請（專利權(quán)）人: 格羅方德半導(dǎo)體公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/10;H01L29/423;H01L21/8238
• 代理公司: 北京戈程知識產(chǎn)權(quán)代理有限公司 11314
• 代理人: 程偉;王錦陽

技術(shù)領(lǐng)域

本發(fā)明大致有關(guān)于一種形成CMOS集成電路結(jié)構(gòu)的方法以及有關(guān)于一種半導(dǎo)體裝置結(jié)構(gòu)，且更特別的是，有關(guān)于形成具有帶應(yīng)變PMOS裝置的CMOS集成電路結(jié)構(gòu)的方法以及有關(guān)于數(shù)種帶應(yīng)變半導(dǎo)體裝置結(jié)構(gòu)。

背景技術(shù)

當(dāng)今集成電路(IC)大部份是用也稱為金屬氧化物半導(dǎo)體場效晶體管(MOSFET)或簡稱MOS晶體管的多個互連場效晶體管(FET)實作。傳統(tǒng)上，當(dāng)今集成電路是用將會形成于有給定表面積的芯片上的數(shù)百萬個MOS晶體管實作。用以構(gòu)造當(dāng)今集成電路的常用技術(shù)是由互補金屬氧化物半導(dǎo)體(CMOS)技術(shù)提供。利用CMOS技術(shù)的目前IC設(shè)計是使用互補及對稱地成對的P型金屬氧化物半導(dǎo)體場效晶體管(也稱為P型溝道MOS晶體管或PMOS晶體管)與N型金屬氧化物半導(dǎo)體場效晶體管(也稱為N型溝道MOS晶體管或NMOS晶體管)用以實作邏輯功能及建立各種邏輯結(jié)構(gòu)。

IC制造的趨勢是要在單一芯片上加入愈來愈多的邏輯電路結(jié)構(gòu)以及同時改善邏輯電路結(jié)構(gòu)的效能。結(jié)果，邏輯電路在芯片上所占用的給定面積已穩(wěn)定地減少，這導(dǎo)致可縮放實現(xiàn)邏輯電路結(jié)構(gòu)的MOS結(jié)構(gòu)及裝置。不過，縮放不僅能夠改善芯片效能，也增加愈來愈多在縮小MOS結(jié)構(gòu)及裝置至較小尺寸時要應(yīng)付的挑戰(zhàn)。

達成改善當(dāng)今電路的效能的方法之一的技術(shù)是施加機械應(yīng)力至個別晶體管以在晶體管中誘發(fā)應(yīng)變區(qū)。特別是，經(jīng)正確地誘發(fā)的應(yīng)變可用來增加多數(shù)載子(PMOS晶體管為電洞而NMOS晶體管為電子)在MOS晶體管的溝道中的移動率。提供正確應(yīng)變的方法之一是形成覆于晶體管上的雙應(yīng)力層(DSL)，它也稱為“雙應(yīng)力襯里”。拉伸應(yīng)力層形成于NMOS晶體管上方以及壓縮應(yīng)力層形成于PMOS晶體管上方。進一步增加電洞在PMOS晶體管的溝道中的移動率可藉由在溝道兩端埋入硅鍺以賦予溝道壓縮應(yīng)力，然而在溝道兩端埋入碳化硅以賦予溝道拉伸應(yīng)力有可能進一步增加電子在NMOS晶體管的溝道中的移動率。

習(xí)知CMOS制造技術(shù)是在形成柵極電極后在PMOS晶體管的溝道的兩端埋入硅鍺應(yīng)力源區(qū)(silicon?germanium?stressor?region)。隨后，進行用以形成暈環(huán)區(qū)及/或源極和漏極延伸區(qū)的PMOS植入，接著是用以形成暈環(huán)區(qū)(halo?region)及/或源極和漏極延伸區(qū)的NMOS植入步驟。

以下用圖1a至圖1e解釋先前技術(shù)的示范技術(shù)。如圖1a所示，CMOS集成電路100的制造是以提供半導(dǎo)體基板102開始，例如硅基板。在半導(dǎo)體基板102的一部份中形成PMOS區(qū)104以及在另一部份中形成NMOS區(qū)106。這兩個區(qū)域用電性隔離結(jié)構(gòu)隔開，例如淺溝槽隔離(STI)108。PMOS晶體管111的柵極電極結(jié)構(gòu)110覆于PMOS區(qū)104上，以及NMOS晶體管113的柵極電極結(jié)構(gòu)112覆于NMOS區(qū)106上。柵極電極結(jié)構(gòu)110包含柵極絕緣體114與導(dǎo)電柵極電極116。柵極電極結(jié)構(gòu)112包含柵極絕緣體118與導(dǎo)電柵極電極120。示范柵極絕緣體由二氧化硅、高k電介質(zhì)常數(shù)絕緣體或熟諳此技術(shù)領(lǐng)域者所習(xí)知的任何其它適當(dāng)絕緣材料給出。導(dǎo)電柵極電極116及120可為例如多晶硅或金屬。熟諳此技術(shù)領(lǐng)域者明白，取決于確切的制程，在執(zhí)行柵極最先整合（gate-first?integration）時，薄氮化硅(SiN)襯里可用來覆蓋及保護高k/金屬柵極結(jié)構(gòu)。

如圖1b所示，形成側(cè)壁間隔體122于柵極電極結(jié)構(gòu)110的側(cè)壁上，繼續(xù)CMOS集成電路100的制造。傳統(tǒng)上，側(cè)壁間隔體122可為二氧化硅或氮化硅，并且可在非等向性蝕刻制程(例如，反應(yīng)性離子蝕刻法(RIE))后，藉由毯覆式沉積(blanket?deposit)一層側(cè)壁間隔體材料123來形成。在蝕刻側(cè)壁間隔體期間，用經(jīng)光刻圖案化的蝕刻掩模126(例如，經(jīng)圖案化的光阻)保護覆于NMOS區(qū)106上的側(cè)壁間隔體材料123免受非等向性蝕刻。

根據(jù)先前技術(shù)的制造技術(shù)，隨后用柵極電極結(jié)構(gòu)110及其相關(guān)側(cè)壁間隔體122作為蝕刻掩模，蝕刻出PMOS區(qū)104的凹處124。在凹處蝕刻制程(未圖標(biāo))期間用經(jīng)光刻圖案化的蝕刻掩模126保護NMOS區(qū)106使得凹處124對齊PMOS晶體管111的柵極電極結(jié)構(gòu)110。如圖1b所示，凹處124接壤STI108。