[發明專利]半導體器件及其制造方法

有效

• 申請號: 201410024925.X
• 申請日: 2014-01-20
• 公開（公告）號: CN104795330B
• 公開（公告）日: 2018-09-04
• 發明（設計）人: 鐘匯才;羅軍;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/78;H01L29/08;H01L29/06
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

提供了一種半導體器件及其制造方法。一示例方法可以包括：在SOI襯底上形成沿第一方向延伸的多條鰭線，其中SOI襯底包括支撐襯底、埋入絕緣層和SOI層，且在形成鰭線之后留有一定厚度的SOI層在埋入絕緣層上各鰭線之間延伸；在襯底上形成沿與第一方向交叉的第二方向延伸的多個柵極線，每一柵極線經由柵介質層與相應的鰭線相交；在柵極線的側壁上形成電介質側墻；在SOI層以及鰭線未被柵極線和側墻覆蓋的表面上外延生長半導體層；以及在預定區域處，形成器件間絕緣隔離部，其中至少一條柵極線被相應的絕緣隔離部分為兩個或更多部分，且至少一條鰭線被相應的絕緣隔離部分為兩個或更多部分。

技術領域

本申請涉及半導體領域，更具體地，涉及一種包括鰭的半導體器件及其制造方法。

背景技術

隨著半導體器件的集成密度日益提高，FinFET(鰭式場效應晶體管)由于其良好的電學性能、可擴展性以及與常規制造工藝的兼容性而倍受關注。圖1中示出了示例FinFET的透視圖。如圖1所示，該FinFET包括：襯底101；在襯底101上形成的鰭102；與鰭102相交的柵電極103，柵電極103與鰭102之間設有柵介質層104；以及隔離層105。在該FinFET中，在柵電極103的控制下，可以在鰭102中具體地在鰭102的三個側壁(圖中左、右側壁以及頂壁)中產生導電溝道，如圖1中箭頭所示。也即，鰭102位于柵電極103之下的部分充當溝道區，源區、漏區則分別位于溝道區兩側。

在圖1的示例中，FinFET由于在鰭102的三個側壁上均能產生溝道，從而也稱作3柵FinFET。另外，也可通過在鰭102的頂壁與柵電極103之間設置高厚度電介質層(例如氮化物)來形成2柵FinFET，此時在鰭102的頂壁上不會產生溝道。

隨著器件的不斷小型化，鰭的尺寸越來越小。例如，在22nm節點技術中，鰭的寬度可以為約10-30nm。要針對如此小的鰭，準確實現源／漏接觸部相當困難。另外，如此小的鰭在制造過程中非常容易坍塌，特別是在SOI(絕緣體上半導體)晶片上形成尺寸越來越小的鰭時。

發明內容

本公開的目的至少部分地在于提供一種半導體器件及其制造方法，以克服現有技術中的上述困難。

根據本公開的一個方面，提供了一種制造半導體器件的方法，包括：在SOI襯底上形成沿第一方向延伸的多條鰭線，其中SOI襯底包括支撐襯底、埋入絕緣層和SOI層，且在形成鰭線之后留有一定厚度的SOI層在埋入絕緣層上各鰭線之間延伸；在襯底上形成沿與第一方向交叉的第二方向延伸的多個柵極線，每一柵極線經由柵介質層與相應的鰭線相交；在柵極線的側壁上形成電介質側墻；在SOI層以及鰭線未被柵極線和側墻覆蓋的表面上外延生長半導體層；以及在預定區域處，形成器件間絕緣隔離部，其中至少一條柵極線被相應的絕緣隔離部分為兩個或更多部分，且至少一條鰭線被相應的絕緣隔離部分為兩個或更多部分。

根據本公開的另一方面，提供了一種半導體器件，包括：SOI襯底，包括支撐襯底、埋入絕緣層和SOI層；在SOI襯底上形成的沿第一方向延伸的多個鰭，其中各鰭之間存在一定厚度的SOI層在埋入絕緣層上延伸；在SOI襯底上形成的沿與第一方向交叉的第二方向延伸的多個柵電極，每一柵電極經由柵介質層與相應的鰭相交；在柵電極的沿第二方向延伸的側壁上形成的電介質側墻；在鰭以及SOI層的未被柵極線和側墻覆蓋的表面上形成的外延半導體層，該外延半導體層填充各鰭之間以及各柵電極之間的空間；以及絕緣隔離部，所述絕緣隔離部將沿第二方向相對的柵電極彼此隔離，且將沿第一方向相對的鰭彼此隔離。

根據本公開的實施例，通過外延半導體層，可以擴展源／漏面積，以便于后繼的接觸部制造。此外，通過按需設置絕緣隔離部，以實現所需的電隔離。最終的源／漏面積可以由絕緣隔離部來限定。另外，由于在鰭之間留有一定厚度的SOI層，所以可以改善對鰭的支撐。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：