[發明專利]半導體器件和半導體器件的操作方法

有效

• 申請號: 201410023637.2
• 申請日: 2014-01-17
• 公開（公告）號: CN104425411B
• 公開（公告）日: 2019-07-26
• 發明（設計）人: 鄭椿錫
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;G01R31/26
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;毋二省

一種半導體器件包括：多個層疊的芯片；參考穿硅通孔TSV組，穿通多個層疊的芯片；多個穿硅通孔，穿通多個層疊的芯片；參考延遲信息發生單元，適用于產生表示參考TSV組的延遲量的參考延遲信息；以及判定單元，適用于通過比較第一測試信號與多個第二測試信號中的每個來判定多個TSV的異常，其中，第一測試信號是被延遲與參考延遲信息相對應的延遲量的初始測試信號，以及其中，多個第二測試信號中的每個是被多個TSV中相對應的TSV延遲的初始測試信號。

相關申請的交叉引用

本申請要求2013年8月30日提交的申請號為10-2013-0103965的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及一種經由AC信號傳輸特性來判定穿硅通孔（TSV）的異常的半導體器件、和半導體器件的操作方法。

背景技術

近來，對高速、高密度以及低功耗的半導體存儲器不斷有需求。為了滿足這個需求，需要在有限的封裝空間內實現速度提高、密度增大以及功耗降低。本著這個需求，已經經由等比縮小以減小半導體存儲器的臨界尺寸來改善半導體存儲器的集成度。然而，近來，等比縮小已經達到減小臨界尺寸的極限。作為針對該極限的一種解決方案，積極地研究了層疊封裝技術。這種3維封裝層疊技術可以改善有限空間內的集成度，因為兩個或多個芯片或裸片被垂直地層疊在小的面積中。

圖1是說明根據現有技術的TSV的示意性截面圖。

圖1（A）示出半導體芯片的正常形成的TSV。參見圖1（A），穿通晶片層的路徑形成，并且由金屬性材料組成的金屬層形成在路徑中。由例如氧化物組成的絕緣層形成在TSV上，以將金屬層和晶片層彼此絕緣。

圖1（B）和圖1（C）示出異常形成的TSV。金屬層非正常地形成在由絕緣層包圍的路徑中。根據用于產生TSV的工藝條件的意外變化，在形成金屬層的工藝中金屬層可能不完全地形成。即，如圖1（B）中所示，開放型間隙形成在金屬層與金屬電極耦接的界面處。在圖1（B）的這種情況下，TSV不能傳送信號，因為電極之間未形成電流路徑。如圖1（C）中所示，空穴型間隙形成在金屬層中。在圖1（C）的這種情況下，可以在電極之間形成電流路徑，但是電流路徑具有由空穴型間隙引起的高電阻。結果，TSV不能穩定地傳送信號。

圖2是說明根據現有技術在多個層疊的芯片中的TSV的示意性截面圖。

參見圖2，形成有相應的TSV的第一芯片120和第二芯片140耦接。與TSV電耦接的凸塊形成在每個TSV的兩個端部。

圖2（A）和圖2（B）示出異常形成的凸塊，這是工藝錯誤。如圖2（A）中所示，與第二芯片140的TSV耦接的凸塊未與耦接第一芯片120的TSV的凸塊對準。如圖2（B）中所示，凸塊未形成在第二芯片140的TSV處。結果，參見圖2（A）和圖2（B），與第一芯片120的TSV和第二芯片140的TSV耦接的凸塊未電耦接，或者即使它們電耦接也會具有高電阻。因此，信號不能正常地通信，因為TSV的AC信號傳輸特性被大大地破壞。

出于這個原因，可能期望的是封裝層疊芯片之后判定TSV的AC信號傳輸特性的異常。這是因為盡管TSV的直流（DC）信號傳輸特性正常，但在TSV的AC信號傳輸特定被破壞時，芯片也會不正常地操作。為了滿足此需要，需要一種用于在封裝層疊的芯片之后判定TSV的AC信號傳輸特性的異常的電路。

發明內容

本發明的示例性實施例涉及一種用于在封裝多個芯片的層疊封裝體之后，判定TSV的異常的半導體器件。