[發明專利]用于靜電防護的半導體結構

在審

• 申請號: 201410022415.9
• 申請日: 2014-01-17
• 公開（公告）號: CN104733442A
• 公開（公告）日: 2015-06-24
• 發明（設計）人: 柯鈞鐘;吳志倫;林碩彥
• 申請（專利權）人: 臺灣類比科技股份有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 何青瓦

技術領域

本發明涉及領域靜電防護技術領域，特別是涉及一種可節省集成電路空間并改善靜電防護能力的半導體結構。

背景技術

靜電防護長久以來都是電子產業與半導體產業重要的課題之一。靜電放電常會造成電子產品損壞。隨著半導體制程的進步，集成電路及其元件的尺寸越來越小，相對地集成電路也越容易受到靜電的破壞。為了防止集成電路受到靜電的破壞，現有的集成電路會包含一個靜電防護電路，用于當接收到靜電時將靜電迅速導引至接地端。然而，在現有的集成電路中，靜電防護電路會占據集成電路一定的空間，進而增加集成電路設計上的困難，再者，為了節省空間，靜電防護電路會設置在集成電路中的特定位置上，而集成電路離靜電防護電路較遠的元件將無法有效地受到靜電防護電路的保護。

因此，需要提供一種用于靜電防護的半導體結構，以解決上述問題。

發明內容

本發明提供一種用于靜電防護的半導體結構，能夠節省集成電路的空間且能夠提高靜電防護能力。

為解決上述技術問題，本發明采用的一個技術方案是：提供一種用于靜電防護的半導體結構，設置在一個集成電路上，該集成電路包含一個封環(seal?ring)設置在集成電路的外圍，一個金屬環設置在封環的內側，以及一個電源總線設置在金屬環的一側，半導體結構包含：一個第一P型電極區，形成在一個P型井上相對應于封環的位置，且耦接至封環；一個第二P型電極區，形成在P型井上相對應于金屬環的位置，且耦接至金屬環；以及一個第一N型電極區，形成在相對應于電源總線的位置，且耦接至電源總線；其中，封環及金屬環耦接至一個接地端，電源總線耦接至一個電壓源。

其中，第一P型電極區、第二P型電極區及第一N型電極區之間被多個絕緣區所隔開。

其中，多個絕緣區為場效氧化(Field?Oxide,FOX)區。

其中，第一N型電極區部分形成在P型井及一個N型井上。

其中，第一N型電極區形成在P型井上。

其中，集成電路另包含一個N型井耦接至電壓源。

其中，P型井形成在一個P型基底上，集成電路另包含一個N型埋入層設置在P型井及P型基底之間。

其中，電源總線設置在封環及金屬環之間。

其中，第一N型電極區向外延伸形成一個N型摻雜區，且N型摻雜區的摻雜濃度較第一N型電極區的摻雜濃度低。

其中，半導體結構另包含：一個第二N型電極區，形成在P型井上相對應于封環的位置，且耦接至封環；以及一個第三N型電極區，形成在P型井上相對應于金屬環的位置，且耦接至金屬環。

其中，第二N型電極區較第一P型電極區接近第一N型電極區，且第三N型電極區較第二P型電極區接近第一N型電極區。

其中，集成電路另包含多個耦接單元，用于耦接封環及金屬環。

其中，封環、金屬環及電源總線設置在同一層。

為解決上述技術問題，本發明采用的另一個技術方案是：提供一種用于靜電防護的半導體結構，半導體結構設置在一個集成電路上，集成電路包含一個封環(seal?ring)設置在集成電路的外圍，一個金屬環設置在封環的內側，以及一個電源總線設置在金屬環的一側，半導體結構包含：一個第一N型電極區，形成在一個N型井上相對應于封環的位置，且耦接至封環；一個第二N型電極區，形成在N型井上相對應于電源總線的位置，且耦接至電源總線；以及一個第一P型電極區，形成在相對應于金屬環的位置，且耦接至金屬環；其中，封環及電源總線耦接至一個電壓源，金屬環耦接至一個接地端。

其中，第一N型電極區、第二N型電極區及第一P型電極區之間被多個絕緣區所隔開。

其中，多個絕緣區為場效氧化(Field?Oxide,FOX)區。

其中，半導體結構另包含一個P型井，第一P型電極區部分形成在P型井上。

其中，金屬環設置在封環及電源總線之間。

其中，集成電路另包含一個金屬層，設置在封環、金屬環及電源總線上方，用于耦接封環及電源總線。

本發明的有益效果是：區別于現有技術的情況，本發明用于靜電防護的半導體結構設置在集成電路外圍的封環、金屬環及電源總線的相對應位置，而不需另外占據集成電路的空間，進而節省集成電路的空間。再者，由于本發明用于靜電防護的半導體結構環繞于集成電路的外圍，因此集成電路的各個元件可受到附近的半導體結構的靜電保護，進而改善集成電路的靜電防護能力。

附圖說明

圖1為本發明集成電路配置的第一實施例的示意圖；