[發(fā)明專利]一種應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的比較器

有效

• 申請?zhí)枺?/td>: 201410012384.9
• 申請日: 2014-01-10
• 公開（公告）號: CN103746700A
• 公開（公告）日: 2014-04-23
• 發(fā)明（設(shè)計）人: 吳建輝;薛金煒;李紅;黃成;田茜
• 申請（專利權(quán)）人: 東南大學(xué)
• 主分類號: H03M1/34
• 分類號: H03M1/34
• 代理公司: 南京瑞弘專利商標(biāo)事務(wù)所(普通合伙) 32249
• 代理人: 楊曉玲

技術(shù)領(lǐng)域

本發(fā)明涉及一種應(yīng)用于模數(shù)轉(zhuǎn)換器的比較器，尤其涉及一種應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的比較器。

背景技術(shù)

比較器是除了運算放大器以外使用最為廣泛的基礎(chǔ)模塊，特別是在模數(shù)轉(zhuǎn)換器中，它扮演了重要的角色。在各類模數(shù)轉(zhuǎn)換器中，又以流水線型模數(shù)轉(zhuǎn)換器使用范圍最為廣泛，該結(jié)構(gòu)通常使用全差分輸入，加上兩路參考電平，構(gòu)成了四路輸入，比其他類型模數(shù)轉(zhuǎn)換器中使用的比較器相對復(fù)雜，而此類比較器中使用最為廣泛的結(jié)構(gòu)為全差分的動態(tài)比較器。這種動態(tài)比較器主要由輸入管和鎖存電路構(gòu)成，優(yōu)點為速度較快，由于不存在靜態(tài)電流而只占用很小的功耗，其缺點是失調(diào)較大、對輸入共模電平偏差很敏感，若輸入共模電平與基準(zhǔn)提供的兩路參考電平的共模電平產(chǎn)生偏差，比較結(jié)果會出現(xiàn)嚴(yán)重錯誤。

流水線型模數(shù)轉(zhuǎn)換器對速度和精度都有較高要求，通常比較器的精度要達(dá)到整個模數(shù)轉(zhuǎn)換器的精度，因此，在保證傳統(tǒng)結(jié)構(gòu)動態(tài)比較器速度的同時，通過簡單的方法來消除輸入端不匹配造成的精度下降具有應(yīng)用的價值。

發(fā)明內(nèi)容

發(fā)明目的：針對上述現(xiàn)有技術(shù)，提出一種結(jié)構(gòu)簡單的應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的比較器，降低輸入管閾值電壓不匹配、降低比較器對共模電平偏差敏感，進(jìn)而提高比較器的精度。

技術(shù)方案：一種應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的比較器，包括四輸入匹配電路、鎖存電路、輸出整形電路；

所述的四輸入匹配電路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一開關(guān)、第二開關(guān)、第三開關(guān)、第四開關(guān)、第五開關(guān)、第六開關(guān)、第七開關(guān)、第八開關(guān)、第一電容、第二電容、第三電容、第四電容、第一電阻；其中，第一PMOS管的柵極為比較器的第一輸入端，第二PMOS管的柵極為比較器的第二輸入端，第三PMOS管的柵極為比較器的第三輸入端，第四PMOS管的柵極為比較器的第四輸入端；第一開關(guān)、第五開關(guān)分別為比較器的第一輸入端選通第一共模電平或第一輸入電壓；第四開關(guān)、第八開關(guān)分別為比較器的第四輸入端選通第一共模電平或第二輸入電壓；第二開關(guān)、第六開關(guān)分別為比較器的第二輸入端選通第二共模電平或第四輸入電壓；第三開關(guān)、第七開關(guān)分別為比較器的第三輸入端選通第二共模電平或第三輸入電壓；第一電容一端分別與第一PMOS管的源級、第七PMOS管的漏級相連，第一電容的另一端與連接點Va相連；第二電容一端分別與第二PMOS管的源級、第八PMOS管的漏級相連，第二電容的另一端與連接點Va相連；第三電容一端分別與第三PMOS管的源級、第九PMOS管的漏級相連，第三電容的另一端與連接點Va相連；第四電容一端分別與第四PMOS管的源級、第十PMOS管的漏級相連，第四電容的另一端與連接點Va相連；第一電阻一端與電源相連，第一電阻的另一端與第六PMOS管的源級相連；第五PMOS管的源極與電源相連，第五PMOS管的漏極與連接點Va相連；第一PMOS管的漏極和第二PMOS管的漏極相連并作為所述四輸入匹配電路的第一輸出端；第三PMOS管的漏極和第四PMOS管的漏極相連并作為所述四輸入匹配電路的第二輸出端；第五PMOS管的柵極連接第一時鐘信號，第六PMOS管的柵極連接第二時鐘信號；第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的柵極均連接第三時鐘信號；第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管的源極均連接電源；

所述鎖存電路包括第十一PMOS管、第十二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管；其中，第十一PMOS管的源極與所述四輸入匹配電路的第一輸出端相連，第十二PMOS管的源極與所述四輸入匹配電路的第二輸出端相連；第十一PMOS管的漏極、第十二PMOS管的柵極、第一NMOS管的漏極相連、第二NMOS管的柵極、第三NMOS管的漏極均相連并作為所述鎖存電路的第一輸出端；第十一PMOS管的柵極、第十二PMOS管的漏極、第一NMOS管的柵極、第二NMOS管的漏極、第四NMOS管的漏極均相連并作為所述鎖存電路的第二輸出端；第三NMOS管的柵極、第四NMOS管的柵極均連接第一時鐘信號；第一NMOS管的源級、第二NMOS管的源級、第三NMOS管的源級、第四NMOS管的源級均接地；