[發明專利]一種應用于流水線型模數轉換器的比較器

有效

• 申請號: 201410012384.9
• 申請日: 2014-01-10
• 公開（公告）號: CN103746700A
• 公開（公告）日: 2014-04-23
• 發明（設計）人: 吳建輝;薛金煒;李紅;黃成;田茜
• 申請（專利權）人: 東南大學
• 主分類號: H03M1/34
• 分類號: H03M1/34
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 楊曉玲

1.一種應用于流水線型模數轉換器的比較器，其特征在于：該比較器包括四輸入匹配電路(1)、鎖存電路(2)、輸出整形電路(3)；

所述的四輸入匹配電路(1)包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第一開關(S1)、第二開關(S2)、第三開關(S3)、第四開關(S4)、第五開關(S5)、第六開關(S6)、第七開關(S7)、第八開關(S8)、第一電容(C1)、第二電容(C2)、第三電容(C3)、第四電容(C4)、第一電阻(R)；其中，第一PMOS管(PM1)的柵極為比較器的第一輸入端，第二PMOS管(PM2)的柵極為比較器的第二輸入端，第三PMOS管(PM3)的柵極為比較器的第三輸入端，第四PMOS管(PM4)的柵極為比較器的第四輸入端；第一開關(S1)、第五開關(S5)分別為比較器的第一輸入端選通第一共模電平(v_com1)或第一輸入電壓(V_ip)；第四開關(S4)、第八開關(S8)分別為比較器的第四輸入端選通第一共模電平(v_com1)或第二輸入電壓(V_in)；第二開關(S2)、第六開關(S6)分別為比較器的第二輸入端選通第二共模電平(v_com2)或第四輸入電壓(VREFN)；第三開關(S3)、第七開關(S7)分別為比較器的第三輸入端選通第二共模電平(v_com2)或第三輸入電壓(VREFP)；第一電容(C1)一端分別與第一PMOS管(PM1)的源級、第七PMOS管(PM7)的漏級相連，第一電容(C1)的另一端與連接點Va相連；第二電容(C2)一端分別與第二PMOS管(PM2)的源級、第八PMOS管(PM8)的漏級相連，第二電容(C2)的另一端與連接點Va相連；第三電容(C3)一端分別與第三PMOS管(PM3)的源級、第九PMOS管(PM9)的漏級相連，第三電容(C3)的另一端與連接點Va相連；第四電容(C4)一端分別與第四PMOS管(PM4)的源級、第十PMOS管(PM10)的漏級相連，第四電容(C4)的另一端與連接點Va相連；第一電阻(R)一端與電源(VDD)相連，第一電阻(R)的另一端與第六PMOS管(PM6)的源級相連；第五PMOS管(PM5)的源極與電源(VDD)相連，第五PMOS管(PM5)的漏極與連接點Va相連；第一PMOS管(PM1)的漏極和第二PMOS管(PM2)的漏極相連并作為所述四輸入匹配電路(1)的第一輸出端(vo1)；第三PMOS管(PM3)的漏極和第四PMOS管(PM4)的漏極相連并作為所述四輸入匹配電路(1)的第二輸出端(vo2)；第五PMOS管(PM5)的柵極連接第一時鐘信號(CLK1)，第六PMOS管(PM6)的柵極連接第二時鐘信號(CLK2)；第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)的柵極均連接第三時鐘信號(CLK3)；第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)的源極均連接電源(VDD)；

所述鎖存電路(2)包括第十一PMOS管(PM11)、第十二PMOS管(PM12)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)；其中，第十一PMOS管(PM11)的源極與所述四輸入匹配電路(1)的第一輸出端(vo1)相連，第十二PMOS管(PM12)的源極與所述四輸入匹配電路(1)的第二輸出端(vo2)相連；第十一PMOS管(PM11)的漏極、第十二PMOS管(PM12)的柵極、第一NMOS管(NM1)的漏極相連、第二NMOS管(NM2)的柵極、第三NMOS管(NM3)的漏極均相連并作為所述鎖存電路(2)的第一輸出端(OUT1)；第十一PMOS管(PM11)的柵極、第十二PMOS管(PM12)的漏極、第一NMOS管(NM1)的柵極、第二NMOS管(NM2)的漏極、第四NMOS管(NM4)的漏極均相連并作為所述鎖存電路(2)的第二輸出端(OUT2)；第三NMOS管(NM3)的柵極、第四NMOS管(NM4)的柵極均連接第一時鐘信號(CLK1)；第一NMOS管(NM1)的源級、第二NMOS管(NM2)的源級、第三NMOS管(NM3)的源級、第四NMOS管(NM4)的源級均接地；

所述輸出整形電路(3)包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第一或非門(NOR1)、第二或非門(NOR2)；第一反相器(INV1)的輸入端連接所述鎖存電路(2)的第一輸出端(OUT1)，第一反相器(INV1)的輸出端串聯第二反相器(INV2)后與第一或非門(NOR1)的第一輸入端連接；第三反相器(INV3)的輸入端連接所述鎖存電路(2)的第二輸出端(OUT2)，第三反相器(INV3)的輸出端串聯第四反相器(INV4)后與第二或非門(NOR2)的第一輸入端連接；第一或非門(NOR1)的輸出端連接第五反相器(INV5)的輸入端，第二或非門(NOR2)的輸出端連接第六反相器(INV6)的輸入端，第一或非門(NOR1)的第二輸入端與第二或非門(NOR2)的輸出端相連，第二或非門(NOR2)的第二輸入端與第第一或非門(NOR1)的輸出端相連；第六反相器(INV6)的輸出端為比較器的第一輸出端(OUTP)，第五反相器(INV5)的輸出端為比較器的第二輸出端和(OUTN)。