[發明專利]一種提高芯片邏輯時序的串行數據幀匹配方法

在審

• 申請號: 201410011293.3
• 申請日: 2014-01-10
• 公開（公告）號: CN103744827A
• 公開（公告）日: 2014-04-23
• 發明（設計）人: 王恩東;胡雷鈞;李仁剛
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F15/76
• 分類號: G06F15/76;G06F12/08
• 代理公司: 暫無信息
• 代理人: 暫無信息

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技術領域

　　本發明涉及集成電路設計領域，具體地說是一種提高芯片邏輯時序的串行數據幀匹配方法。

背景技術

隨著計算機技術以及集成電路技術的飛速發展，高性能的計算機系統越來越成為經濟社會發展的需要。這就為計算機系統關鍵芯片組的核心頻率、數據傳輸帶寬、高速信號傳輸等領域帶來了設計挑戰。目前關鍵芯片組核心頻率達GHz，數據傳輸帶寬達幾十GB/s，高速信號傳輸速率達10Gbps左右。因此這就為片內串行數據高速傳輸設計帶來巨大難題。一方面高位寬的串行數據處理邏輯結構復雜，龐大的處理邏輯無法滿足芯片高頻率時序要求；另一方面高速的數據傳輸使數據幀的檢測匹配難度極大，處理不當仍然會使芯片的邏輯時序降低，無法滿足高頻率、高帶寬的設計要求。

發明內容　　

　　本發明的技術任務是提供一種提高芯片邏輯時序的串行數據幀匹配方法。

本發明的技術任務是按以下方式實現的，該方法步驟如下：在串行數據處理模塊內部設置基準偏移移位器、標準數據幀比較器、多維度匹配分組結構和匹配組合定位控制器，首先將串行數據輸入基準偏移移位器，串行數據在基準偏移移位器中進行移位滑動，然后在標準數據幀比較器中與標準數據幀進行比較，之后輸出匹配結果，該匹配結果中包含一個命中信息；然后將該匹配結果在多維度匹配分組結構中進行多維度分組并進行邏輯處理，經過邏輯處理的匹配信息經過匹配組合定位控制器進行重新組合形成定位匹配數據的控制信號，能夠快速定位匹配數據，并緩存輸出。

　　所述的基準偏移移位器設計三組緩沖器，分別為緩沖器Buffer1、緩沖器Buffer2和緩沖器Buffer3，緩沖器的寬度與輸入數據位寬一致，并且移位控制時以緩沖器Buffer2為基準進行左右移位。

????在數據發送端封裝標準數據幀，將移位后的數據在標準數據幀比較器與標準數據幀進行比較，根據基準偏移移位器數據左右移位的位數確定標準數據幀比較器數據匹配結果的位寬。

在多維度匹配分組結構采用連續位分組和跳躍位分組的方式，分別實現標準數據幀比較器數據匹配結果的橫向分組和縱向分組。

將橫向分組和縱向分組的匹配結果進行組合，用于控制匹配數據的精確定位，并緩存后輸出。

本發明的一種提高芯片邏輯時序的串行數據幀匹配方法和現有技術相比，具有以下有益效果：

基準偏移移位器的特性，主要是指在串行數據數據幀控制模塊設計3組緩沖器（Buffer），用以實現輸入數據移位控制，Buffer的寬度與輸入數據位寬一致，并且移位控制時以Buffer2為基準進行左右移位，根據鏈路的實際傳輸情況可調整移位寬度，減少設計復雜度，提高時序；多維度匹配分組結構的特性，主要是指比較器比較匹配的結果按照連續位和跳躍位分別進行橫向和縱向分組，連續位和跳躍位的粒度可根據數據移位寬度確定，如果移位寬度較大，可以以n/4或n/8為粒度，如果移位寬度較小，可以以n為粒度，n為移位寬度，這樣可有效降低高位寬數據處理的復雜度和邏輯規模，提高芯片邏輯時序；匹配組合定位控制器的特性，主要是指處理后的分組控制信號經過重新組合，形成匹配數據的定位控制信號，可以快速定位匹配數據，并緩存輸出。這種提高芯片邏輯時序的串行數據幀匹配設計方法所具有的上述優點，使其彌補了高位寬串行數據處理邏輯復雜龐大的不足，采用分組控制邏輯處理替代高位寬原始數據處理，大大降低了串行數據處理邏輯設計的復雜度，有效提高了芯片邏輯時序，不論在FPGA芯片邏輯設計，還是在ASIC芯片邏輯設計，均具有很高的技術價值。

附圖說明

附圖1為串行數據幀匹配的結構示意圖；

附圖2為基準偏移移位器的結構示意圖；

附圖3為多維度匹配分組結構的示意圖。

圖中：1、基準偏移移位器，2、標準數據幀比較器，3、多維度匹配分組結構，4、匹配組合定位控制器。

具體實施方式

　　實施例1: