[發明專利]半導體裝置的制法

有效

• 申請號: 201410006496.3
• 申請日: 2014-01-07
• 公開（公告）號: CN104733407B
• 公開（公告）日: 2019-03-22
• 發明（設計）人: 葉啟東;黃惠暖;李百淵;詹慕萱;林畯棠
• 申請（專利權）人: 矽品精密工業股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L21/768
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

一種半導體裝置及其制法，該半導體裝置包括：具有多個導電穿孔的半導體基板、分別設于該半導體基板的相對兩表面上的多個導電組件與線路重布結構、以及設于該線路重布結構上的電子組件，藉由降低該半導體基板的厚度，以減少該導電穿孔的高度及深寬比，而有利于該導電穿孔的填孔制程。

技術領域

本發明涉及一種半導體裝置的制法，尤指一種能提高信賴性及產品良率的半導體裝置的制法。

背景技術

隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用于芯片封裝領域的技術，例如芯片尺寸構裝(Chip Scale Package,CSP)、芯片直接貼附封裝(Direct Chip Attached,DCA)或多芯片模塊封裝(Multi－Chip Module,MCM)等覆晶型態的封裝模塊、或將芯片立體堆棧化整合為三維集成電路(3D IC)芯片堆棧技術等。

圖1為現有半導體封裝件1的剖面示意圖，該半導體封裝件1通過于一封裝基板18與半導體芯片11之間設置一硅中介板(Through Silicon interposer,TSI)10，該硅中介板10具有導電硅穿孔(Through-silicon via,TSV)100及形成于該導電硅穿孔100上的線路重布結構(Redistribution layer,RDL)15，令該線路重布結構15藉由多個導電組件14電性結合間距較大的封裝基板18的焊墊180，并以底膠17包覆該些導電組件14，而間距較小的半導體芯片11的電極墊110藉由多個焊錫凸塊13電性結合該導電硅穿孔100，再以底膠12包覆該些焊錫凸塊13。

若該半導體芯片11直接結合至該封裝基板18上，因半導體芯片11與封裝基板18兩者的熱膨脹系數的差異甚大，所以半導體芯片11外圍的焊錫凸塊13不易與封裝基板18上對應的焊墊180形成良好的接合，致使焊錫凸塊13自封裝基板18上剝離。另一方面，因半導體芯片11與封裝基板18之間的熱膨脹系數不匹配(mismatch)，其所產生的熱應力(thermalstress)與翹曲(warpage)的現象也日漸嚴重，致使半導體芯片11與封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。

因此，藉由半導體基材制作的硅中介板10的設計，其與該半導體芯片11的材質接近，所以可有效避免上述所產生的問題。

此外，藉由該硅中介板10的設計，半導體封裝件1除了避免前述問題外，相較于覆晶式封裝件，其長寬方向的面積可更加縮小。例如，一般覆晶式封裝基板最小的線寬/線距僅能制出12/12μm，而當半導體芯片的電極墊(I/O)數量增加時，以現有覆晶式封裝基板的線寬/線距并無法再縮小，所以須加大覆晶式封裝基板的面積以提高布線密度，才能接置高I/O數的半導體芯片。反觀圖1的半導體封裝件1，因該硅中介板10可采用半導體制程做出3/3μm以下的線寬/線距，所以當該半導體芯片11具高I/O數時，該硅中介板10的長寬方向的面積足以連接高I/O數的半導體芯片11，所以不需增加該封裝基板18的面積，使該半導體芯片11經由該硅中介板10作為一轉接板而電性連接至該封裝基板18上。

又，該硅中介板10的細線/寬線距特性而使電性傳輸距離短，所以相較于直接覆晶結合至封裝基板的半導體芯片的電性傳輸速度(效率)，形成于該硅中介板10上的半導體芯片11的電性傳輸速度(效率)更快(更高)。

然而，前述硅中介板10的制法中，該導電硅穿孔100的填銅制程約占整體硅中介板10的制造成本的20％～30％，致使制造成本無法降低。

此外，該導電硅穿孔100的深寬比(Aspect Ratio)過大，也不利于填孔制程，例如，當孔洞過深或孔寬過窄時，會發生銅材無法填滿孔洞的問題。

又，前述現有半導體封裝件1的制法中，將該半導體芯片11先接置于該硅中介板10上，再進行切單，因該硅中介板10的厚度很薄，所以容易造成結合該半導體芯片11與該硅中介板10用的焊錫凸塊13斷裂(如圖1所示的裂痕處K)、或該硅中介板10破裂(crack)等可靠度問題。