[發(fā)明專利]非易失性存儲器件

有效

• 申請?zhí)枺?/td>: 201410003375.3
• 申請日: 2014-01-03
• 公開（公告）號: CN104217758B
• 公開（公告）日: 2019-08-13
• 發(fā)明（設計）人: 樸進壽
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C16/10
• 分類號: G11C16/10;G11C16/14
• 代理公司: 北京弘權知識產(chǎn)權代理事務所(普通合伙) 11363
• 代理人: 俞波;毋二省

一種非易失性存儲器件包括第一存儲塊至第N存儲塊，其中N為整數(shù)且N≥3。該第一存儲塊至第N存儲塊中的每一存儲塊包括：第一存儲串至第M?1存儲串，其中該第一存儲串至第M?1存儲串中的每一存儲串包括漏極側存儲器單元、源極側存儲器單元、以及連接所述漏極側存儲器單元與所述源極側存儲器單元的管道晶體管，其中M為整數(shù)且M≥2；以及第M存儲串，其包括鄰近第一存儲串至第M?1存儲串中的該第一存儲串而形成的漏極側存儲器單元，且包括鄰近該第一存儲串至第M?1存儲串中的第M?1存儲串而形成的源極側存儲器單元。

相關申請的交叉引用

本申請主張2013年5月31日申請的申請?zhí)枮?0-2013-0062288號的韓國專利申請的優(yōu)先權，該申請的全文以引用的方式并入本文中。

技術領域

本發(fā)明的例示性實施涉和非易失性存儲器件，且更具體而言，涉和包括以三維方式布置層疊的存儲器單元的非易失性存儲器。

背景技術

對高度集成的存儲器件的需求正不斷增加。傳統(tǒng)地，已通過減少二維地布置于半導體襯底上的存儲器單元的大小而增加了存儲器件的集成度。然而，減少存儲器單元的大小具有物理限制。出于此原因，已提出用于通過將存儲器單元三維地布置于半導體襯底上而增加存儲器件的集成度的方法，如韓國專利特許公開2013-005434中所公開。當以三維方式布置存儲器單元時，可以有效地利用半導體襯底的面積，且與以二維方式布置存儲器單元的情況相比，可以更多地改良集成度。

圖1為傳統(tǒng)的三維非易失性存儲器件的配置圖。

參看圖1，三維非易失性存儲器件包括多個存儲塊BLK1至BLK3。

在圖1的X-Y平面中，存儲塊包括兩個單元存儲串。舉例而言，存儲塊BLK2包括以U形形成的兩個單元存儲串。存儲塊BLK2的第一單元存儲串包括：層疊于漏極選擇晶體管(其由漏極選擇線DSL0控制)與管道晶體管(其對應于由管道柵極PG控制的晶體管中的左側晶體管)之間的存儲器單元，和層疊于管道晶體管(其對應于由管道柵極PG控制的晶體管中的左側晶體管)與源極選擇晶體管(其對應于由源極選擇線SSL控制的晶體管中的左側晶體管)之間的存儲器單元。由字線WL8至WL15控制層疊于漏極選擇晶體管與管道晶體管之間的存儲器單元，且由字線WL0至WL7控制層疊于管道晶體管與源極選擇晶體管之間的存儲器單元。此外，存儲塊BLK2的第二單元存儲串包括層疊于漏極選擇晶體管(其由漏極選擇線DSL1控制)與管道晶體管(其對應于由管道柵極PG控制的晶體管中的右側晶體管)之間的存儲器單元，和層疊于管道晶體管(其對應于由管道柵極PG控制的晶體管的右側晶體管)與源極選擇晶體管(其對應于由源極選擇線SSL控制的晶體管中的右側晶體管)之間的存儲器單元。由字線WL8至WL15控制層疊于漏極選擇晶體管與管道晶體管之間的存儲器單元，且由字線WL0至WL7控制層疊于管道晶體管與源極選擇晶體管之間的存儲器單元。

存儲塊BLK1至BLK3中的每一個對應于非易失性存儲器件的操作中的擦除操作的單元。此外，除了圖1中的位線BL和源極線SL之外，由相同符號表示但屬于不同存儲塊的線彼此不同。舉例而言，可以分別將不同的電壓施加至存儲塊BLK1的字線WL和存儲塊BLK2的字線WL3。

圖2為圖1的橫截面圖。參看圖2，可以看到在Z軸方向上以及在圖1的X-Y平面上布置單元存儲串。在圖2中，201、202、203及204表示用于隔離各存儲塊BLK1、BLK2及BLK3的字線WL的絕緣體。舉例而言，絕緣體202將存儲塊BLK1的字線WL<15:8>與存儲塊BLK2的字線WL<15:8>電隔離。因此，存儲塊BLK1和BLK2可以獨立地操作。