[發明專利]一種三維芯片堆棧結構

有效

• 申請號: 201410003002.6
• 申請日: 2014-01-03
• 公開（公告）號: CN103915430B
• 公開（公告）日: 2017-01-18
• 發明（設計）人: 黃財煜;黃翊峰
• 申請（專利權）人: 黃財煜;黃翊峰
• 主分類號: H01L25/16
• 分類號: H01L25/16
• 代理公司: 北京三高永信知識產權代理有限責任公司11138
• 代理人: 滕一斌

技術領域

本發明相關于一種半導體結構，特定而言是關于一種具有優選空間配置效率的三維芯片堆棧結構。

背景技術

隨著電子裝置朝微小化與多功能化的發展，半導體裝置也被迫高度集積化。應此需求，已有所謂多芯片封裝結構(Multi-chip?Package)被提出，其涉及將多個芯片堆棧整合，以及對于有限空間的利用。

圖1與圖2，分別為兩種傳統芯片堆棧結構示意圖。圖1顯示每層芯片層(以90a為例)包含基材901及位于基材901上的介電層902，基材901上有內部電路912被介電層902包圍，介電層902上有金屬層911透過通孔903而連接內部電路912。利用傳統硅通孔(through?silicon?via；TSV)93a、93b技術進行雙芯片層90a、90b的堆棧結構制造時，金屬層911除了用于連接芯片內部電路912還與上方芯片90a背面的凸塊92相接合。

另一方面如圖2所示，若上下芯片層95a、95b有需要各自區別或選擇，通常采用增加第二層金屬層96的方式達到目的，缺點為至少需要兩層金屬層以致于制造成本會提高。

目前已有許多的改良式堆棧結構被提出，例如美國專利號US?7816776所描述的，其特點在于相鄰兩層芯片具有呈對稱的硅通孔及連接凸塊，由此同時形成串行式(series)及并列式(parallel)的層間傳導路徑，并配合內部電路運算來得到各層的區別。

發明內容

針對現有技術存在的缺陷和不足，本發明目的在于減少三維芯片堆棧結構對必要的層間區別電路與選擇電路需要的層間金屬層數。

本發明另一目的在于提供一種制程簡化及較低成本的三維芯片堆棧結構。

為達到上述目的，本發明采用以下技術方案：

本發明提供一種三維芯片堆棧結構，其包括有多層芯片層，每層芯片層于頂側設置多個單層導體。上述每個單層導體上設置測試墊，并且在每層芯片層中，相鄰單層導體在結構上沿芯片層縱向以預定距離偏移后呈鏡像對稱。

相鄰測試墊是沿芯片層縱向相隔預定距離，每層芯片層的多個單層導體的排列是相對于相鄰芯片層的多個單層導體的排列偏移預定距離。兩層相鄰芯片層中，在上芯片層的多個單層導體的至少一個是經由第一硅通孔連通到在下芯片層的對應單層導體，第一硅通孔是沿芯片層高度方向垂直延伸的。

上下相鄰的芯片層包括的多個單層導體與內部的硅通孔，為沿芯片層以預定距離偏移后復制的圖形。如圖3中單層導體22可視為單層導體11復制在上下相鄰芯片層并偏移預定距離的結果，硅通孔的位置安排也一樣。上述方法可使經上層芯片層的特定測試墊所輸入的信號往下層芯片層的相對位置橫向傳輸至相鄰的測試墊與其內部電路，而不是只能在堆棧芯片的垂直高度方向上直接傳輸。

由本發明的堆棧結構設計可實現一種緊湊半導體裝置，其形成用于不同位置電信號傳導的單層導體所需光罩設計變得相當簡化，使得整體制作過程的效率有效提升，也同時減少了制造成本。

前述每個單層導體可包含具有夾角的墊分支與非墊分支，其中測試墊位于墊分支上，且兩相鄰芯片層中，在上芯片層至少一個單層導體是通過非墊分支經由第一硅通孔垂直地連通到在下芯片層的對應單層導體。這樣的單層導體在優選實施例中為L型單層導體。單層導體材料最好為金屬，例如銅。

每個單層導體可連接一個區別電路，每個區別電路包括兩個輸入端與兩個輸出端，其中一個輸入端透過重置信號源連接接地面，其中一個輸出端與鎖定控制電路連接。鎖定控制電路包含兩個反相器與兩個N型金氧半場效晶體管，其中后一個N型金氧半場效晶體管的汲極端連接到接地面。

此外每層芯片層中可配有選擇電路，例如，只有最左或最右方的單層導體連接選擇電路，用以控制特定芯片層的選擇。

上述測試墊可為各種形狀，例如方形。測試墊材質例如為鋁、銀或銅。

以上所述是用以闡明本發明的目的、達成此目的的技術手段、以及其產生的優點等等。而本發明可從以下優選實施例的敘述及權利要求使讀者得以清楚了解。

附圖說明

圖1是傳統芯片堆棧結構示意圖。

圖2是另一傳統芯片堆棧結構示意圖。

圖3是依據本發明第一優選實施例具有區別電路的雙層芯片堆棧結構示意圖。

圖4是由俯視角度觀察圖3中相鄰芯片層的單層導體相對位置的示意圖。

圖5是依據本發明第二優選實施例具有區別電路的四層芯片堆棧結構示意圖。

圖6是第二優選實施例中與區別電路控制相關電路的示意圖。