[發明專利]半導體器件及用于減小其中的路徑延遲差值的方法

有效

• 申請號: 201410001202.8
• 申請日: 2014-01-02
• 公開（公告）號: CN103914583B
• 公開（公告）日: 2017-03-29
• 發明（設計）人: D·H·艾倫;D·M·德萬茲;D·P·鮑爾森;J·E·希茨二世
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 酆迅

1.一種半導體器件，包括：

信號導體層，包括：

在所述信號導體層上的第一信號跡線，由第一掩模限定；

在所述信號導體層上的第二信號跡線，由第二掩模限定；以及

轉發器結構，用于實現時序容差標準，所述時序容差標準適用于對在所述第一信號跡線中的第一導體上的第一信號重供電并且將所述第一信號轉移至所述第二信號跡線中的第二導體，以及對在所述第二信號跡線中的第三導體上的第二信號重供電并且將所述第二信號轉移至所述第一信號跡線中的第四導體。

2.根據權利要求1所述的半導體器件，其中，所述轉發器結構適用于將信號轉移至不同信號導體層中的信號跡線中的導體。

3.根據權利要求1所述的半導體器件，其中，所述時序容差標準包括來自用于信號路徑將信號運載一定距離的時間量的差值。

4.根據權利要求1所述的半導體器件，其中，所述轉發器結構適用于在所述信號跡線之間交替所述信號以實現所述時序容差標準。

5.一種半導體器件，包括：

具有由第一掩模創建的第一信號跡線和由第二掩模創建的第二信號跡線的層；以及

開關，適用于將第一信號從所述第一信號跡線十字交叉至所述第二信號跡線，并且適用于將第二信號從所述第二信號跡線十字交叉至所述第一信號跡線。

6.根據權利要求5所述的半導體器件，其中，所述開關包括緩沖器電路以對信號重供電。

7.根據權利要求5所述的半導體器件，其中，所述開關適用于在所述第一信號跡線和所述第二信號跡線之間交替所述信號以實現時序容差標準。

8.根據權利要求7所述的半導體器件，其中，所述時序容差標準包括在所述第一信號和所述第二信號之間的傳輸時間的差值。

9.一種用于在半導體器件中減小路徑延遲差值的方法，所述半導體器件具有布線層，所述布線層具有由第一掩模圖案化的第一信號跡線和由第二掩模圖案化的第二信號跡線，所述方法包括：

在所述第一信號跡線的第一分段上路由第一信號；

在所述第二信號跡線的第一分段上路由第二信號；

在所述第一信號跡線的第一分段和所述第二信號跡線的第一分段的端部處，將所述第一信號十字交叉至所述第二信號跡線的第二分段并且將所述第二信號十字交叉至所述第一信號跡線的第二分段。

10.根據權利要求9所述的方法，進一步包括：在所述第一信號跡線的第一分段的端部處利用第一導體對所述第一信號重供電，以及在所述第二信號跡線的第一分段的端部處利用第二導體對所述第二信號重供電。

11.一種在半導體器件設計過程中使用的在機器可讀存儲介質中實際體現的設計結構，所述設計結構具有當在半導體制造設施中處理時產生半導體器件的元件，所述半導體器件包括：

信號導體層，包括：

在所述信號導體層上的第一信號跡線，由第一掩模限定；

在所述信號導體層上的第二信號跡線，由第二掩模限定；以及

轉發器結構，用于實現時序容差標準，所述時序容差標準適用于對在所述第一信號跡線中的第一導體上的第一信號重供電并且將所述第一信號轉移至所述第二信號跡線中的第二導體，以及對在所述第二信號跡線中的第三導體上的第二信號重供電并且將所述第二信號轉移至所述第一信號跡線中的第四導體。

12.根據權利要求11所述的設計結構，其中，所述設計結構包括描述所述半導體器件的網表。

13.根據權利要求11所述的設計結構，其中，所述設計結構以用于集成電路的布圖數據的交換的數據格式駐留在存儲介質上。

14.根據權利要求11所述的設計結構，其中，所述設計結構包括測試數據文件、特征化數據、驗證數據或設計規范中的至少一個。